KR20140083514A - 코어기판 및 그 제조방법, 그리고 전자부품 내장기판 및 그 제조방법 - Google Patents

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KR20140083514A
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Abstract

본 발명은 코어기판 및 그 제조방법, 그리고 전자부품 내장기판 및 그 제조방법에 관한 것이다. 본 발명의 하나의 실시예에 따라, 제1 절연층; 및 제1 절연층의 상부 및 하부에 적층되고 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층; 을 포함하는 코어기판이 제안된다. 또한, 본 발명의 다른 실시예에 따라, 캐비티에 내장된 전자부품; 및 제1 절연층 및 제1 절연층의 상부 및 하부에 적층되고 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층을 포함하고, 캐비티가 형성되고, 전자부품과 캐비티 사이의 갭으로 흘러나와 충진된 제1 절연층이 전자부품을 고정하는 코어기판;을 포함하는 전자부품 내장기판이 제안된다.

Description

코어기판 및 그 제조방법, 그리고 전자부품 내장기판 및 그 제조방법{CORE SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME, AND SUBSTRATE WITH BUILT-IN ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SMAE}
본 발명은 코어기판 및 그 제조방법, 그리고 전자부품 내장기판 및 그 제조방법에 관한 것이다.
통상 패키지 기판(PKG substrate) 제조 시 휨(warpage)을 최소화하기 위하여 열팽창계수(CTE)가 작은 코어(core) 자재 및 빌드업(build-up) 자재를 사용하게 된다. 임베디드 기판의 경우 코어기판에 캐비티가 가공되고 그 안에 전자부품이 내장된다. 이때, 기판의 전체 두께가 같은 경우, CTE가 더 낮은 코어의 두께를 두껍게 할수록 기판 전체의 와피지(warpage)가 감소하기 때문에 두꺼운 코어를 사용하게 된다. 그에 따라, 전자부품이 내장되는 코어의 캐비티 갭(cavity gap)의 부피가 증가하며 이 캐비티 갭을 빌드업(build-up) 자재에서 충분히 채우지 못해 보이드(void) 불량이 발생할 가능성이 있다. 또한, 와피지를 감소시키기 위해 빌드업 자재는 CTE가 작은 자재를 사용하게 되고, CTE가 작은 자재의 경우 상대적으로 수지(resin)의 양이 적기 때문에 캐비티 갭을 채우지 못하는 불량이 발생할 위험이 더 커진다.
미국 공개특허공보 US 2011/0225816 (2011년 9월 22일 공개)
본 발명의 하나의 목적은 전자부품 내장기판 제조에 활용될 수 있는 코어기판 및 기계적 특성과 신뢰성이 향상된 전자부품 내장기판을 제공하는 것이다.
본 발명의 다른 목적은 전자부품 내장기판 제조에 활용될 수 있는 코어기판 및 기계적 특성과 신뢰성이 향상된 전자부품 내장기판의 제조 방법을 제공하는 것이다.
전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 제1 절연층; 및 제1 절연층의 상부 및 하부에 적층되고 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층; 을 포함하는 코어기판이 제안된다.
이때, 하나의 예에서, 제2 절연층의 상부 및 하부에 적층된 금속층을 더 포함할 수 있다.
또한, 하나의 예에 따르면, 제1 절연층은 열가소성 수지를 포함할 수 있다.
또 하나의 예에서, 제1 절연층은 반경화 절연층이고, 제2 절연층은 경화 절연층일 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, 캐비티를 구비하며, 제1 절연층 및 제1 절연층의 상부 및 하부에 적층되고 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층을 포함하는 코어기판; 및 캐비티에 삽입되어 제1 절연층에서 유출되는 절연물질에 의해 고정되는 전자부품;을 포함하는 전자부품 내장기판이 제안된다.
이때, 하나의 예에서, 코어기판의 제2 절연층의 상부 및 하부에 형성된 회로패턴층을 더 포함할 수 있다.
또한, 하나의 예에서, 제1 절연층은 열가소성 수지를 포함할 수 있다.
또한, 하나의 예에서, 제2 절연층 상에 적층되어 회로패턴층을 커버하는 제3 절연층을 더 포함할 수 있다.
이때, 캐비티의 측벽과 전자부품 사이에 갭이 형성되고, 제3 절연층이 제1 절연층과 함께 갭을 충진할 수 있다.
게다가, 다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따라, 캐비티를 구비하며, 제1 절연층 및 제1 절연층의 상부 및 하부에 적층되고 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층을 포함하는 코어기판을 준비하는 단계; 캐비티 내에 전자부품을 삽입하는 단계; 및 전자부품이 삽입된 코어기판을 열 압착하여, 캐비티와 전자부품 사이의 갭으로 제1 절연층의 절연물질을 유출시켜 전자부품을 고정시키는 단계;를 포함하는 전자부품 내장기판 제조방법이 제안된다.
이때, 하나의 예에서, 코어기판은 제2 절연층 상에에 형성된 금속층을 더 포함하고, 금속층을 가공하여 회로패턴을 형성하는 단계를 더 포함할 수 있다.
또한, 이때, 제2 절연층 및 회로패턴을 커버하는 제3 절연층을 형성하는 단계를 더 포함할 수 있다.
이때, 제3 절연층은 제1 절연층과 함께 갭을 충진할 수 있다.
또한, 하나의 예에서, 코어기판을 준비하는 단계는: 제1 절연층의 상부 및 하부에 제2 절연층을 적층하는 단계; 및 제1 절연층의 유리전이온도보다 낮고 제2 절연층의 유리전이온도보다 높은 온도에서 제2 절연층 및 제1 절연층을 압착하는 단계;를 포함할 수 있다.
또한, 하나의 예에서, 코어기판을 열 압착하는 단계는 제1 절연층의 유리전이온도보다 높은 온도에서 수행될 수 있다.
본 발명의 실시예에 따라, 코어기판의 내부에 유리전이온도가 높은 층을 내장하고 전자부품 내장기판 제조 시 캐비티 갭을 코어기판에 내장되어있는 절연층으로부터 흘러나온 절연재료로 충진시키고 동시에 전자부품을 고정할 수 있다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1은 본 발명의 하나의 실시예에 따른 코어기판을 개략적으로 나타낸 도면이다.
도 2a 내지 2b는 본 발명의 또 하나의 실시예에 따른 코어기판을 개략적으로 나타낸 도면이다.
도 3a 내지 3d 각각은 본 발명의 또 하나의 실시예에 따른 코어기판 제조방법을 개략적으로 나타낸 도면이다.
도 4a 내지 4b는 본 발명의 다른 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이다.
도 5a 내지 5e는 본 발명의 또 다른 하나의 실시예에 따른 전자부품 내장기판 제조방법의 단계를 개략적으로 나타낸 도면이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.
본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 과장되게 표현된 것일 수 있다.
코어기판
우선, 본 발명의 제1 실시예에 따른 코어기판을 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 코어기판을 개략적으로 나타낸 도면이고, 도 2a 내지 2b는 본 발명의 또 하나의 실시예에 따른 코어기판을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 하나의 예에 따른 코어기판은 제1 절연층(11) 및 제2 절연층(13)을 포함한다. 이때, 제2 절연층(13)은 제1 절연층(11)의 상부 및 하부에 적층 부착된다.
제1 절연층(11)은 제2 절연층(13)보다 유리전이온도(Tg)가 높은 절연물질을 포함할 수 있다. 중간층을 형성하는 제1 절연층(11)의 유리전이온도가 제2 절연층(13)보다 높으므로, 코어 기판 제조 시 일정온도, 예컨대 제1 절연층(11)의 유리전이온도보다 낮은 온도 및 제2 절연층(13)의 유리전이온도보다 높은 온도에서 가압했을 때 제2 절연층(13)을 경화시킬 수 있다. 이때, 제2 절연층(13)은 경화가 완료되어 나중에 전자부품 내장기판 제조시 캐비티(도 4a 및 5a의 도면부호 10a 참조) 내로 레진 플로우(resin flow)가 생기지 않는다. 반면, 중간에 내장된 층인 제1 절연층(11)은 코어 기판 제조 시 경화가 진행되지 않고 미경화 상태로 남아있기 때문에 추후 전자부품 내장기판 제조시 캐비티(도 4a 및 5a의 도면부호 10a 참조) 내에 전자부품을 삽입 후 제1 절연층(11)의 상부 및 하부 외곽에 적층된 제2 절연층(13)을 열 압착시키는 경우 중간층인 제1 절연층(11)의 재료는 유동상태로 캐비티(10a)와 전자부품 사이의 갭(gap)으로 흘러나와 전자부품을 고정하도록 할 수 있다. 이에 따라, 캐비티(10a)와 내장 전자부품(도 4a 및 5b의 도면부호 20 참조) 사이의 공간에 보이드(void) 형성이 억제될 수 있다.
하나의 예에서, 제1 절연층(11)은 열가소성 수지를 포함할 수 있다. 열가소성 수지를 포함하는 재질로 제1 절연층(11)을 형성함으로써 예컨대 코어기판(도 4a 및 5a의 도면부호 10 참조)의 캐비티(10a)에 전자부품(20)을 내장시키는 경우 열 압착에 의해 제1 절연층 재료가 유동상태로 캐비티(10a)와 내장 전자부품 사이의 공간으로 흘러나와 전자부품(도 4a 및 5b의 도면부호 20 참조)을 고정시킬 수 있다.
또한 하나의 예에서, 제1 절연층(11)은 반경화 절연층일 수 있다. 중간층인 제1 절연층(11)이 반경화 상태이므로, 예컨대 코어기판(도 4a 및 5a의 도면부호 10 참조)의 캐비티(10a)에 전자부품(20)을 내장시키는 경우 제2 절연층(13)을 압착시키면 중간층인 제1 절연층 재료가 유동상태로 캐비티(10a)와 내장 전자부품 사이의 공간으로 흘러나와 전자부품(20)을 고정시킬 수 있다. 이때, 코어기판(10)의 제2 절연층(13)은 경화 절연층일 수 있다.
다음으로, 도 1을 계속 참조하면, 제2 절연층(13)은 제1 절연층(11)의 상부 및 하부에 적층되어 있다. 예컨대, 제2 절연층(13)은 경화상태의 절연층일 수 있다. 예컨대, 코어기판 제조 과정에서, 제1 절연층(11) 상하부에 반경화상태의 제2 절연층(13)을 적층하고 경화시켜 경화된 제2 절연층(13)이 제1 절연층(11) 상하부에 적층된 코어기판이 형성될 수 있다. 또한, 제2 절연층(13)은 프리프레그층일 수 있다. 또한, 하나의 예에서, 제2 절연층(13)은 열경화성 재질로 이루어질 수 있고, 열가소성 재질도 가능하다.
또한, 도 2a 내지 2b를 참조하면, 하나의 예에서, 코어기판(10)은 금속층(15)을 더 포함할 수 있다. 이때, 금속층(15)은 제2 절연층(13)의 상부 및 하부에, 즉, 제1 절연층(11)의 상부에 적층된 제2 절연층의(13)의 상부에, 그리고 제1 절연층(11)의 하부에 적층된 제2 절연층(13)의 하부에 각각 적층되어 있다. 예컨대, 도 2a에 도시된 바와 같이 금속층(15)이 제2 절연층 상에 직접 부착되거나, 도 2b에 도시된 바와 같이 금속층(15)이 접착 수지 또는 프라이머 수지(17)를 매개로 제2 절연층 상에 부착될 수 있다. 금속층(15)은 예컨대 동박(Cu foil)일 수 있고, 그에 한정되지 않는다.
코어기판 제조방법
다음으로, 본 발명의 제1 실시예에 따른 코어기판의 제조방법을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 코어기판 및 도 1 내지 2b가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 3a 내지 3d 각각은 본 발명의 또 하나의 실시예에 따른 코어기판의 제조방법을 개략적으로 나타낸 도면이다.
도 3a를 참조하면, 하나의 예에 따른 코어기판 제조방법은 제1 절연층(11)의 상부 및 하부에 제1 절연층(11)보다 유리전이온도가 낮은 재질의 제2 절연층(13)을 적층시켜 코어기판(10)을 형성한다. 즉, 코어기판 제조방법은 제1 절연층 준비 단계 및 제2 절연층 적층 단계를 포함하고 있다.
먼저, 제1 절연층 준비 단계에서, 제1 절연층(11)이 준비된다. 이때, 제1 절연층(11)의 재질은 제1 절연층(11)의 상부 및 하부에 적층될 제2 절연층(13)보다 유리전이온도가 높다. 이에 따라, 코어기판(10) 제조 시, 제1 절연층(11)의 상부 및 하부에 제1 절연층(11)보다 유리전이온도가 낮은 재질의 제2 절연층(13)을 적층시켜 소정온도, 예를 들면 제1 절연층(11)의 유리전이온도보다 낮고 제2 절연층(13)의 유리전이온도보다 높은 온도에서 열 압착시켜 경화시키면, 유리전이온도가 낮은 제2 절연층(13)은 경화되고 중간 절연층인 제1 절연층(11)은 미경화 상태로 남는다. 이에 따라, 추후 전자부품 내장기판 제조시, 코어기판(도 4a 및 5a의 도면부호 10 참조)에 형성된 캐비티(도 4a 및 5a의 도면부호 10a 참조)에 전자부품(도 4a 및 5b의 도면부호 20 참조)을 삽입하고 이미 경화된 제2 절연층(13)을 열 압착시키면, 중간층인 제1 절연층(11)이 유동상태로 되어 캐비티(10a)와 전자부품 사이의 공간으로 흘러나와 전자부품(20)을 고정시킬 수 있다. 즉, 내장기판 제조시, 중간 절연층인 제1 절연층(11)에서 레진 플로우(resin flow)가 생기게 된다.
예컨대, 코어기판 제조시 프레스 온도는 제2 절연층(13)의 유리전이온도보다 높고 중간 절연층인 제1 절연층(11)의 유리전이온도보다 낮은 온도 범위에서 압착시킬 수 있다. 한편, 전자부품 내장기판 제조의 경우, 전자부품(도 4a 및 5b의 도면부호 20 참조)을 고정시키기 위해 중간 절연층인 제1 절연층(11)의 유리전이온도보다 높은 온도에서 압착시킴으로써 중간 절연층인 제1 절연층(11)이 유동상태가 되어 캐비티(10a)의 갭을 채울 수 있다. 이때, 코어기판의 제1 절연층(11)은 이미 반경화 상태에 있는 경우에는, 전자부품 내장기판 제조의 경우에 제1 절연층(11)의 유리전이온도보다 낮은 온도에서 압착시키더라도 캐비티(10a)의 갭으로 제1 절연층(11)이 흘러나올 수 있다.
하나의 예에서, 제1 절연층(11)은 열가소성 수지를 포함할 수 있다. 제1 절연층(11)이 열가소성 수지이므로, 예컨대, 전자부품 내장기판 제조시 코어기판(10)에 형성된 캐비티(10a)에 전자부품(20)을 삽입하고 코어기판(10)의 제2 절연층(13)을 열 압착시키면, 열 가소성 수지인 제1 절연층(11)이 유동상태로 캐비티(10a)와 전자부품 사이의 공간으로 쉽게 흘러나와 전자부품(20)을 고정시킬 수 있다.
또한, 하나의 예에서, 제1 절연층(11)은 반경화 절연층일 수 있다. 제1 절연층(11)과 제2 절연층(13)이 모두 반경화 상태에서 적층되고 그 후 코어기판 제조를 위해 소정온도, 예컨대 제1 절연층(11)의 유리전이온도보다 낮은 온도에서 경화시키면 유리전이온도가 낮은 제2 절연층(13)은 경화되고 제1 절연층(11)은 계속 반경화상태로 남게 된다. 이때, 형성된 코어기판(10)의 캐비티(10a)에 전자부품(20)을 내장시키는 경우 제2 절연층(13)을 압착시키면 반경화상태의 중간층인 제1 절연층(11) 재료가 유동상태로 캐비티(10a)와 내장 전자부품 사이의 공간으로 흘러나와 전자부품(20)을 고정시킬 수 있다.
다음으로, 제2 절연층 적층 단계에서, 제1 절연층(11)의 상부 및 하부에 제2 절연층(13)이 적층된다. 예컨대, 이때, 적층되는 제2 절연층(13)은 경화상태의 절연층일 수 있고, 또는 반경화 상태의 절연층일 수도 있다. 제2 절연층(13)이 반경화상태인 경우라도 예컨대 일측 외곽에 동박이 부착된 상태로 반경화 상태의 제1 절연층(11)의 상부 및 하부에 부착될 수 있다. 반경화상태의 제2 절연층(13)을 반경화상태의 제1 절연층(11)에 적층시켜 코어기판을 제조를 위해 제1 절연층(11)의 유리전이온도보다 낮은 온도에서 경화시키면, 제2 절연층(13)은 경화되고 제1 절연층(11)은 반경화상태인 코어기판을 제조할 수 있다. 이후에 전자부품 내장기판 제조시, 코어기판(10)에 형성된 캐비티(10a)에 전자부품(20)을 삽입하고 코어기판(10)을 열 압착시키는 경우, 반경화상태로 남은 제1 절연층(11)이 유동상태가 되어 캐비티(10a)와 전자부품 사이의 공간으로 흘러나오므로 제1 절연층(11)에 의해 전자부품(20)을 고정시킬 수 있다.
또한, 이때, 제2 절연층(13)은 예컨대 프리프레그 층일 수 있다.
예컨대, 하나의 예에서, 제2 절연층(13)은 열경화성 재질로 이루어질 수 있고, 열가소성 재질로 이루어질 수도 있다.
도 3b를 참조하여 하나의 예를 살펴보면, 제2 절연층 적층 단계에서, 일측 외곽에 금속층(15)이 부착된 제2 절연층(13)이 제1 절연층(11)의 상부 및 하부에 적층될 수 있다. 예컨대, 금속층(15)은 동박층일 수 있고, 그에 한정되지 않는다.
또한, 도 3b, 3c 및 3d를 참조하면, 다른 하나의 예에서, 코어기판 제조방법은 금속층 부착 단계를 더 포함할 수 있다. 이때, 금속층 부착 단계에서 제2 절연층(13)의 외곽에 금속층(15)이 부착된다. 예컨대, 금속층(15)은 동박층일 수 있다.
이때, 금속층 부착 단계는 제2 절연층 적층 단계 이전, 이후 또는 동시에 수행될 수 있다. 도 3b는 제2 절연층 적층 단계 이전에 금속층 부착 단계가 진행되는 것을 나타내고, 도 3d는 제2 절연층 적층 단계 이후에 금속층 부착 단계가 진행되는 것을 나타낸다. 도 3c를 참조하여 살펴보면, 제2 절연층 적층 단계 이전, 이후 또는 동시에 금속층 부착 단계가 진행될 수 있다. 예컨대, 도 3b에서와 같이, 금속층 부착 단계가 제2 절연층 적층 단계 이전에 수행되는 경우, 제2 절연층(13)의 일측 외곽에 금속층(15)이 부착되고 금속층(15)이 부착된 제2 절연층(13)이 제1 절연층(11)의 상부 및 하부에 적층될 수 있다. 예컨대, 도 3d를 참조하면, 금속층 부착 단계가 제2 절연층 적층 단계 이후에 수행되는 경우, 제1 절연층(11)의 상부 및 하부에 적층된 제2 절연층(13)의 외곽에 도금, 스퍼터링 등의 방법으로 금속층(15)이 부착될 수 있다. 또한, 도 3c를 참조하면, 금속층(15)은 접착 수지 또는 프라이머 수지(17)를 매개로 제2 절연층 상에 접착시킬 수 있다. 금속층 부착 단계가 제2 절연층 적층 단계와 동시에 수행되는 경우 제1 절연층(11) 상하부에 제2 절연층(13)을 위치시키고 제2 절연층(13) 외곽에 금속층(15), 예컨대 동박층을 위치시키거나 또는, 도 3c에 도시된 바와 같이, 프라이머 수지(17)가 코팅되어있는 금속층(15), 예컨대 동박층을 위치시킨 후 열 압착하여 금속층(15), 예컨대 동박층을 제2 절연층(13) 상에 접착시킬 수 있다.
전자부품 내장기판
다음으로, 본 발명의 제2 실시예에 따른 전자부품 내장기판을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 코어기판 및 도 1 내지 2b가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 4a 내지 4b는 본 발명의 다른 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이다.
도 4a를 참조하면, 하나의 예에 따른 전자부품 내장기판은 코어기판(10) 및 전자부품(20)을 포함하고 있다. 또한, 하나의 예에서, 도 4a에 도시된 바와 같이, 코어기판(10)의 제2 절연층(13)상에 형성된 회로패턴층(15')을 더 포함할 수 있다.
캐비티를 구비하며, 제1 절연층 및 제1 절연층의 상부 및 하부에 적층되고 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층을 포함하는 코어기판; 및 캐비티에 삽입되어 제1 절연층에서 유출되는 절연물질에 의해 고정되는 전자부품;
먼저, 도 4a를 참조하면, 코어기판(10)은 캐비티(10a)를 구비하고 있다. 캐비티(10a) 내에 전자부품(20)이 삽입된다. 또한, 코어기판(10)은 제1 절연층(11) 및 제1 절연층(11)의 상부 및 하부에 적층된 제2 절연층(13)을 포함하고 있다.
이때, 제1 절연층(11)의 유리전이온도는 제2 절연층(13)의 유리전이온도보다 높다. 유리전이온도가 높은 반경화상태의 제1 절연층(11)의 상부 및 하부에 제2 절연층(13)을 적층하여 코어기판(10)을 제작함으로써, 이후 전자부품 내장기판 제조시 반경화상태의 제1 절연층(11)이 캐비티(10a)와 내장된 전자부품(20) 사이의 갭 공간으로 흘러나와 갭 공간을 충진시키고 있다. 이때, 갭 공간으로 흘러나와 충진된 제1 절연층(11)의 물질은 내장된 전자부품(20)을 중간부터 고정시켜게 된다.
하나의 예에서, 제1 절연층(11)은 열가소성 수지를 포함할 수 있다. 제1 절연층(11)이 열가소성 수지이므로, 전자부품 내장기판 제조시 코어기판(10)에 형성된 캐비티(10a)에 전자부품(20)을 삽입하고 코어기판(10)의 제2 절연층(13)을 열 압착시키면, 열 가소성 수지인 제1 절연층(11)이 유동상태로 캐비티(10a)와 전자부품(20) 사이의 공간으로 쉽게 흘러나와 전자부품(20)을 고정시킬 수 있다.
또한, 하나의 예에서, 제1 절연층(11)은 반경화 절연층일 수 있다. 제1 절연층(11)이 반경화 상태이므로, 캐비티(10a)에 전자부품 내장 시, 제2 절연층(13)을 압착시키면 중간층인 제1 절연층 재료가 유동상태로 캐비티(10a)와 내장 전자부품(20) 사이의 공간으로 흘러나와 전자부품(20)을 고정시킬 수 있다.
계속하여, 도 4a에서, 제2 절연층(13)은 제1 절연층(11)의 상부 및 하부에 적층된다. 이때, 제2 절연층(13)은 제1 절연층(11)보다 유리전이온도가 낮은 재질로 형성될 수 있다.
또한, 도 4a를 참조하여 하나의 예를 살펴보면, 코어기판(10)의 제2 절연층(13)의 상부 및 하부에 형성된 회로패턴층(15')을 더 포함할 수 있다. 즉, 회로패턴층(15')은 제1 절연층(11)의 상부에 형성된 제2 절연층(13)의 상부에, 그리고 제1 절연층(11)의 하부에 형성된 제2 절연층(13)의 하부에 각각 형성되어 있다. 예컨대, 회로패턴층(15')은 동박층을 가공한 패턴층일 수 있다. 또한, 코어기판(10)은 외곽에 형성된 회로패턴층(15') 뿐만 아니라 기판을 관통하며 코어기판(10)의 상하부의 회로패턴층(15')을 연결하는 관통홀(10b)을 더 구비할 수 있다.
다음으로, 도 4a를 참조하여, 전자부품(20)을 살펴본다. 전자부품(20)은 코어기판(10)의 캐비티(10a)에 삽입되어 있다. 이때, 전자부품(20)은 제1 절연층(11)에서 유출되는 절연물질에 의해 캐비티(10a)에 고정된다. 예컨대, 전자부품(20)은 예컨대 IC 칩과 같은 능동소자일 수 있고, 또는 예컨대 MLCC 같은 수동소자일 수 있다. 도 4a 내지 4b에서는 전자부품(20)의 예시로 캐패시터 모형을 도시하였으나, 이에 한정되지 않는다. 코어기판(10)의 캐비티(10a)에 전자부품(20)이 삽입되어야 하므로, 통상 캐비티(10a)의 폭이 전자부품(20)의 사이즈보다 크다. 그에 따라, 전자부품 삽입 후 캐비티(10a)와 전자부품(20) 사이에 갭이 생기고, 이 갭을 절연체로 충진시킬 필요가 있다. 종래에는 단일 코어층의 캐비티에 전자부품을 삽입시켜 빌드업 절연층을 적층시키고 열 압착시켜 절연물질이 캐비티와 전자부품 사이의 갭으로 상하 방향에서 충진되도록 하였으나, 이 경우 캐비티와 전자부품 사이의 갭에 보이드(void)가 생성되는 문제가 있었다. 본 발명에서는 단일 코어층이 아닌 중간에 유리전이온도가 높은 제1 절연층(11)을 두고 제1 절연층(11)의 상부 및 하부에 제2 절연층(13)을 적층하여 열 압착시켜 얻어진, 경화된 제2 절연층(13)과 반경화된 제1 절연층(11)을 갖는 코어기판(10)을 열 압착시켜 반경화상태의 중간층인 제1 절연층(11)이 캐비티(10a)와 전자부품(20) 사이의 갭 공간으로 흘러나와 전자부품(20)을 중간부터 고정하고, 그에 따라 보이드 발생 문제가 해결될 수 있다.
다음으로, 도 4b를 참조하여, 또 하나의 예를 살펴본다. 도 4b를 참조하면, 하나의 예에 따른 전자부품 내장기판은 제3 절연층(30)을 더 포함할 수 있다. 이때, 제3 절연층(30)은 제2 절연층(13) 상에 적층되어 회로패턴층(15')을 커버하고 있다. 예컨대, 제3 절연층(30)은 제1 절연층(11)과 동일재질 또는 다른 재질로 이루어질 수 있다. 또한, 제3 절연층(30)은 제1 절연층(13)보다 유리전이온도가 낮은 재질로 이루어질 수 있다.
예컨대, 이때, 캐비티(10a)의 측벽과 전자부품(20) 사이에 갭이 형성되고, 제1 절연층(11)의 절연물질 뿐만 아니라 제3 절연층(30)의 절연물질이 갭으로 스며들어 충진되어 있다. 예컨대, 제3 절연층(30) 적층 후 열압착에 의해 제3 절연층(30)의 절연재료가 이미 제1 절연층(11)의 절연물질에 의해 일부 충진된 캐비티(10a)와 전자부품(20) 사이의 공간 중 충진 미진한 공간으로 스며들어 보충 충진됨으로써 보이드 없이 전자부품(20)을 고정시킬 수 있다.
예컨대, 금속층(35)이 제3 절연층(30)의 상부 및 하부에, 즉 제2 절연층(13)의 상부에 적층된 제3 절연층(30)의 상부에 그리고 제2 절연층(13)의 하부에 적층된 제3 절연층(30)의 하부에 형성된다. 도시되지 않았으나, 도 4b의 금속층(35)은 가공되어 회로패턴층을 형성할 수 있다.
또한, 도시되지 않았으나, 예컨대, 제3 절연층(30)은 제3 절연층(30) 상의 금속층(35)이 가공되어 형성된 회로패턴층과 코어기판(10) 상의 회로패턴층(15') 및/또는 전자부품(20)의 전극과 연결되는 비아(via)를 더 구비할 수 있다.
전자부품 내장기판 제조방법
다음으로, 본 발명의 제3 실시예에 따른 전자부품 내장기판 제조방법을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 코어기판의 제조방법, 전술한 제2 실시예에 따른 전자부품 내장기판, 도 3a 내지 3c 및 도 4a 내지 4b가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 5a 내지 5e는 본 발명의 또 다른 하나의 실시예에 따른 전자부품 내장기판 제조방법의 단계를 개략적으로 나타낸 도면이다.
도 5a 내지 5c를 참조하면, 하나의 예에 따른 전자부품 내장기판 제조방법은 코어기판 준비 단계(도 5a 참조), 전자부품 삽입 단계(도 5b 참조) 및 전자부품 고정 단계(도 5c 참조)를 포함할 수 있다. 도면을 참조하여 구체적으로 살펴본다.
먼저, 도 5a를 참조하면, 코어기판 준비 단계에서는, 캐비티(10a)를 구비하며 제1 절연층(11) 및 제2 절연층(13)을 포함하는 코어기판(10)이 준비된다. 이때, 제1 절연층(11)은 제2 절연층(13)보다 유리전이온도가 높은 재질로 이루어진다. 코어기판 준비 단계와 관련하여 아래에서 설명되지 않은 사항들은 전술한 코어기판 제조 방법을 참조하기로 한다.
예컨대, 하나의 예에서, 코어기판 준비 단계는 제2 절연층 적층 단계 및 압착 단계를 포함할 수 있다. 제2 절연층 적층 단계에서는 제1 절연층(11)의 상부 및 하부에 제2 절연층(13)을 적층한다. 다음, 압착 단계에서는 제1 절연층(11)의 유리전이온도보다 낮고 제2 절연층(13)의 유리전이온도보다 높은 온도에서 제2 절연층(13) 및 제1 절연층(11)을 압착할 수 있다.
이때, 예컨대, 제1 절연층(11)은 반경화 절연층일 수 있다. 이때, 코어기판(10)의 제1 절연층(11)의 상부 및 하부에 적층된 제2 절연층(13)은 경화상태 절연층일 수 있다. 예컨대, 코어기판(10) 제조시에 반경화된 제2 절연층(13)을 제1 절연층(11) 상하부에 적층하여 경화시키면, 제2 절연층(13)은 경화되고 제1 절연층(11)은 반경화된 코어기판(10)을 얻을 수도 있다. 예컨대, 제2 절연층(13)은 프리프레그 절연층을 사용하여 제1 절연층(11)의 상부 및 하부에 적층하고 경화시켜 코어기판(10)을 형성할 수 있다. 예컨대, 하나의 예에서, 제2 절연층(13)의 재질은 열경화성 수지를 사용할 수 있다.
또한, 도 5a에 도시된 바와 같이, 하나의 예에서, 코어기판(10)은 제2 절연층(13) 상에 형성된 금속층(15)을 더 포함할 수 있다. 이때, 금속층(15)의 형성 공정은 전술한 코어기판 제조방법에서의 금속층 부착 단계를 참조하기로 한다.
다음으로, 도 5b를 참조하면, 전자부품 삽입 단계에서, 코어기판(10)의 캐비티(10a) 내에 전자부품(20)이 삽입된다. 이때, 도시되지 않았으나, 캐비티(10a)가 형성된 코어기판(10)의 일측에 전자부품 임시 고정을 위한 점착 테이프를 접착하고 코어기판(10)의 캐비티(10a) 내의 점착 테이프 상에 전자부품(20)을 실장할 수 있다.
다음으로, 도 5c를 참조하면, 전자부품 고정 단계에서는 전자부품(20)이 삽입된 코어기판(10)을 열 압착한다. 예컨대, 이때, 도시되지 않았으나, 점착 테이프가 일면에 접착된 코어기판(10)의 캐비티(10a)에 전자부품(20)이 삽입되고 전자부품(20)이 삽입된 코어기판(10)은 상하 방향으로 압착된다. 이때, 전자부품(20)이 높이보다 코어기판(10)의 두께가 크다. 코어기판(10)의 열압착에 따라, 코어기판(10)의 중간층을 형성하는 제1 절연층(11)이 유동화되면서 캐비티(10a)와 전자부품(20) 사이의 갭으로 흘러나오고 갭 공간을 충진시킨다. 코어기판(10)의 열 압착에 의해 캐비티(10a)와 전자부품(20) 사이의 갭으로 흘러나와 충진되는 제1 절연층 재료는 전자부품(20)을 고정시킨다. 예컨대, 전자부품 고정 단계에서 열 압착 시 온도는 예컨대 제1 절연층(11)의 유리전이온도 이상일 수 있고, 또는 코어기판(10)의 중간층인 제1 절연층(11)이 반경화상태인 경우 제1 절연층(11)의 유리전이온도 이하에서도 열 압착에 의해 제1 절연층(11) 재료가 캐비티(10a)와 전자부품(20) 사이의 갭으로 흘러나와 전자부품(20)을 고정시킬 수 있다. 또한, 이때, 캐비티(10a)와 전자부품(20) 사이의 갭으로 흘러나와 충진되는 제1 절연층(11) 재료에 의해 전자부품(20)의 중간부분부터 부착되어 고정되게 되므로, 종래와 같은 보이드(void)의 발생이 억제될 수 있다. 코어기판(10)을 열 압착시킨 후 일면에 부착되었던 점착 테이프는 제거된다.
다음으로, 도 5d를 참조하여 또 하나의 예를 살펴본다. 본 예에서, 코어기판 준비 단계에서 준비되는 코어기판(10)은 제1 절연층(11), 제2 절연층(13) 및 제2 절연층(13)의 외곽에 형성된 금속층(15)을 포함하고 있다. 이때, 도 5d를 참조하면, 전자부품 내장기판 제조방법은 전자부품 고정 단계(도 5c 참조) 이후에 회로패턴층(15') 형성 단계를 더 포함할 수 있다. 도 5d를 참조하면, 회로패턴층(15') 형성 단계에서는 코어기판(10)의 금속층(15)이 가공되여 회로패턴층(15')이 형성된다. 패턴형성 방법은 공지의 방법이 사용될 수 있다. 예컨대, SAP 공법, MSAP 공법, 텐팅(TENTING) 공법 등이 사용될 수 있고, 그에 한정되지 않는다.
다음으로, 도 5e를 참조하여 또 하나의 예를 살펴본다. 도 5e를 참조하면, 전자부품 내장기판 제조방법은 제3 절연층 적층 단계를 더 포함할 수 있다. 이때, 제3 절연층(30)은 일측 외곽에 금속층(35)이 부착되어 있다. 금속층(35)이 부착된 제3 절연층(30)이 제2 절연층(13) 및 회로패턴층(15')의 상하부 외곽에 적층된다.
또한, 도시되지 않았으나, 금속층(35)을 가공하여 제2 회로패턴층을 형성하는 단계를 더 포함할 수 있다. 나아가, 도시되지 않았으나, 제2 회로패턴층 형성 단계와 동시에 또는 이전에 금속층(35)이 가공되어 형성될 제2 회로패턴층과 금속층(15)이 가공된 제1 회로패턴층(15') 및/또는 전자부품(20)의 전극과 연결되는 비아(via)를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 전자부품(20) 삽입 전의 코어기판(10)은 전자부품(20)의 두께보다 큰 두께를 가질 수 있다. 또한, 전자부품(20)을 삽입하고 열압착을 수행한 후의 코어기판(10)과 전자부품(20)은 실질적으로 동일한 두께를 가질 수 있다.
하나의 실시예에 있어서, 전자부품(20)이 MLCC인 경우, 전자부품(20)의 외부 전극과 회로패턴층(15')은 실질적으로 동일한 상면을 가질 수 있다. 이 경우, 전자부품 내장기판은 금속 재질의 패턴 또는 층들의 위치가 동일 평면 상에 배치되고 전체적으로 대칭적인 구성을 가지므로 휨 현상이 방지되어 향상된 구조적 안정성을 가질 수 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10 : 코어기판 10a : 캐비티
11 : 제1 절연층 12 : 흘러나온 제1 절연층 재료
13 : 제2 절연층 15, 35 : 금속층
15' : 회로패턴층 20 : 전자부품
30 : 제3 절연층

Claims (15)

  1. 제1 절연층; 및
    상기 제1 절연층의 상부 및 하부에 적층되고 상기 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층; 을 포함하는 코어기판.
  2. 청구항 1에 있어서,
    상기 제2 절연층의 상부 및 하부에 적층된 금속층을 더 포함하는 것을 특징으로 하는 코어기판.
  3. 청구항 1에 있어서,
    상기 제1 절연층은 열가소성 수지를 포함하는 것을 특징으로 하는 코어기판.
  4. 청구항 1에 있어서,
    상기 제1 절연층은 반경화 절연층이고, 상기 제2 절연층은 경화 절연층인 것을 특징으로 하는 코어기판.
  5. 캐비티를 구비하며, 제1 절연층 및 상기 제1 절연층의 상부 및 하부에 적층되고 상기 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층을 포함하는 코어기판; 및
    상기 캐비티에 삽입되어 상기 제1 절연층에서 유출되는 절연물질에 의해 고정되는 전자부품;을 포함하는 전자부품 내장기판.
  6. 청구항 5에 있어서,
    상기 코어기판의 상기 제2 절연층의 상부 및 하부에 형성된 회로패턴층을 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
  7. 청구항 5에 있어서,
    상기 제1 절연층은 열가소성 수지를 포함하는 것을 특징으로 하는 전자부품 내장기판.
  8. 청구항 6에 있어서,
    상기 제2 절연층 상에 적층되어 상기 회로패턴층을 커버하는 제3 절연층을 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
  9. 청구항 8에 있어서,
    상기 캐비티의 측벽과 상기 전자부품 사이에 갭이 형성되고, 상기 제3 절연층이 상기 제1 절연층과 함께 상기 갭을 충진하는 것을 특징으로 하는 전자부품 내장기판.
  10. 캐비티를 구비하며, 제1 절연층 및 상기 제1 절연층의 상부 및 하부에 적층되고 제1 절연층보다 유리전이온도가 낮은 재질의 제2 절연층을 포함하는 코어기판을 준비하는 단계;
    상기 캐비티 내에 전자부품을 삽입하는 단계; 및
    상기 전자부품이 삽입된 상기 코어기판을 열 압착하여, 상기 캐비티와 상기 전자부품 사이의 갭으로 상기 제1 절연층의 절연물질을 유출시켜 상기 전자부품을 고정시키는 단계;를 포함하는 전자부품 내장기판 제조방법.
  11. 청구항 10에 있어서,
    상기 코어기판은 제2 절연층 상에에 형성된 금속층을 더 포함하고,
    상기 금속층을 가공하여 회로패턴을 형성하는 단계를 더 포함하는 전자부품 내장기판 제조방법.
  12. 청구항 11에 있어서,
    상기 제2 절연층 및 상기 회로패턴을 커버하는 제3 절연층을 형성하는 단계를 더 포함하는 전자부품 내장기판 제조방법.
  13. 청구항 12에 있어서,
    상기 제3 절연층은 상기 제1 절연층과 함께 상기 갭을 충진하는 것을 특징으로 하는 전자부품 내장기판 제조방법.
  14. 청구항 10에 있어서,
    상기 코어기판을 준비하는 단계는:
    상기 제1 절연층의 상부 및 하부에 상기 제2 절연층을 적층하는 단계; 및
    상기 제1 절연층의 유리전이온도보다 낮고 상기 제2 절연층의 유리전이온도보다 높은 온도에서 상기 제2 절연층 및 상기 제1 절연층을 압착하는 단계;를 포함하는 것을 특징으로 하는 전자부품 내장기판 제조방법
  15. 청구항 10에 있어서,
    상기 코어기판을 열 압착하는 단계는 상기 제1 절연층의 유리전이온도보다 높은 온도에서 수행되는 것을 특징으로 하는 전자부품 내장기판 제조방법.
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