KR20170009074A - 전자소자 패키지 - Google Patents

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KR20170009074A
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Abstract

본 발명의 일 측면은 코어부 및 전자소자를 포함하며, 특히, 상기 코어부는 제1 및 제2 수지층과, 이들 사이에 배치된 보강층을 포함하되 상기 제1 및 제2 수지층의 두께가 서로 상이한 구조를 갖는다.

Description

전자소자 패키지 {Electronic Component Package}
본 발명은 전자소자 패키지에 관한 것이다.
최근, 차세대 다기능성, 소형 패키지 기술의 일환으로써 전자소자 내장 인쇄회로기판이 주목 받고 있다. 전자소자 내장 기판은 이러한 다기능성, 소형화의 장점과 더불어 고기능화의 측면도 포함하고 있는데, 이는 플립칩(flip chip)이나 BGA(ball grid array)에서 사용되는 와이어 본딩(wire bonding) 또는 솔더볼(solder ball)을 이용한 전자소자의 전기적 연결과정에서 발생할 수 있는 신뢰성 문제를 개선할 수 있는 방편을 제공하기 때문이다.
또한, 전자부품을 내장하는 주요한 이유는 동일한 면적 내에서 좀 더 많은 기능을 가질 수 있도록 하는 것이고, 여기서 내장되는 부품의 크기가 클수록, 즉 고부가 가치의 전자소자에 해당할수록 내장을 통해 주변환경에 의한 영향을 줄이고 성능을 극대화할 수 있다는 것이다. 이러한 점에서 볼 때, 내장되는 부품에 대한 수율 확보와 추가적인 표면실장 기술 적용을 통한 다 기능의 확보는 중요한 기술이라고 할 수 있다. 한편, 전자부품을 내장함에 있어서 부품과 내장 자재 간의 기계적인 물성치의 차이로 인하여 휨(warpage)이 발생하며, 이는 부품내장기판을 양산화하는 데 있어서 기술적으로 반드시 풀어야 하는 숙제이다.
특히, 상대적으로 사이즈가 큰 능동소자의 경우 휨 저감기술이 해당 패키지에서의 부품내장기술 채택에 결정적인 역할을 한다고 할 수 있다. 또한, 내장되는 전자부품이 얇아지고 실리콘 다이에 절연막이 부착된 비대칭 구조를 사용함에 따라 휨 문제는 더욱 커지고 있다.
본 발명의 목적 중 하나는 온도 변화 시에 휨 특성이 완화된 전자소자 패키지를 제공하는 것이다.
상술한 목적을 해결하기 위하여, 본 발명의 일 측면은 코어부 및 전자소자를 포함하며, 특히, 상기 코어부는 제1 및 제2 수지층과, 이들 사이에 배치된 보강층을 포함하되 상기 제1 및 제2 수지층의 두께가 서로 상이한 구조를 갖는다. 이에 따라, 상기 코어부는 상기 전자소자와 반대되는 휨 특성을 가짐으로써 전자소자 패키지 전체적으로 휨이 완화될 수 있다. 이 경우, 상기 전자소자는 온도 변화 시에 상기 코어부의 두께 방향으로 휘는 특성을 가질 수 있다.
보다 구체적인 해결 수단을 제시하면, 우선, 상기 전자소자는 반도체층 및 상기 반도체층의 적어도 일면에 형성된 패시베이션층을 포함할 수 있는데, 이 경우, 상기 패시베이션층은 상기 반도체층보다 열팽창계수가 클 수 있다.
또한, 상기 제1 수지층은 상기 패시베이션층 측에 배치되고, 상기 제2 수지층은 그 맞은 편에 배치되되 상기 제1 수지층보다 두꺼울 수 있는데, 이러한 구조에 의하여 상기 코어부와 전자소자의 반대되는 휨 특성을 효과적으로 구현할 수 있다.
또한, 상기 제1 및 제2 수지층은 상기 패시베이션층과 동일한 물질로 이루어질 수 있다.
한편, 상기 전자소자 패키지를 구성하는 다른 요소들을 제시하면, 상기 패시베이션층을 관통하는 도전성 비아에 의하여 상기 전자소자와 접속되는 배선부를 더 포함할 수 있다.
또한, 상기 보강층은 글라스 섬유를 포함할 수 있다.
또한, 적어도 상기 캐비티에 충진되어 상기 전자소자를 보호하는 몰딩부를 더 포함할 수 있다.
본 발명의 여러 효과 중 일 효과로서, 상술한 구조의 전자소자 및 코어부를 채용함으로써, 특히, 전자소자와 코어부의 휨 특성을 반대되도록 코어부에 포함된 수치층과 보강층의 두께를 조절함으로써 온도 변화 시에 휨 특성이 완화된 전자소자 패키지를 얻을 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 전자소자 패키지를 개략적으로 나타내는 단면도이다.
도 2는 도 1의 실시 형태에서 코어부의 구조를 상세히 나타낸 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 본 명세서에서 사용되는 "일 실시 예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 전자소자 패키지를 개략적으로 나타내는 단면도이다. 또한, 도 2는 도 1의 실시 형태에서 전자소자 패키지에 포함된 코어부의 구조를 상세히 나타낸 것이다. 도 1 및 2를 참조하면, 본 실시 형태에 따른 전자소자 패키지(100)는 코어부(10) 및 전자소자(20)를 포함하며, 상술한 바와 같이 코어부(10)와 전자소자(20)는 온도 변화에 따라 반대되는 휨 특성을 보인다. 예를 들어, 코어부(10)의 두께 방향을 기준으로 전자소자(20)가 상부로 볼록하게 휘어질 경우, 코어부(10)는 하부로 볼록하게 휘어지는 특성을 보인다. 이러한 특성을 갖기 위하여 본 실시 형태에서는 코어부(10)에 포함된 수지층(10a, 10c)과 보강층(10b)의 두께를 적절히 조절하였다.
도 2에 상세히 나타낸 것과 같이, 코어부(10)는 제1 및 제2 수지층(10a, 10c)과, 이들 사이에 배치된 보강층(10b)을 포함하는 적층 구조로서, 보강층(10b)은 제1 및 제2 수지층(10a, 10c)보다 작으면서도 전자소자(20)와 유사한 수준의 열팽창계수(CTE)를 가짐으로써 기판의 휨을 방지할 수 있다. 이를 위하여 본 실시 형태에서는 제1 및 제2 수지층(10a, 10c)의 두께를 서로 달리하였으며, 코어부(10)에 의한 휨 완화 기능에 대해서는 후술한다.
전자소자(20)는 온도 변화 시에 휘는 특성을 가지며, 예컨대, 코어부(10)의 두께 방향으로 휘는 특성을 가질 수 있다. 특히, 대면적의 전자소자(20)를 이용하여 상대적으로 크기가 작은 패키지를 제조할 경우 휨에 의한 영향을 더욱 커지게 된다. 전자소자(20)는 반도체층(22) 및 반도체층(22)의 적어도 일면(도 1의 실시 형태에서는 상면)에 형성된 패시베이션층(24)을 포함한다. 이에 더하여 전자소자(20)는 반도체층(22)과 전기적으로 접속된 전극(26)을 포함할 수 있으며 이를 위하여 패시베이션층(24)을 관통하는 도전성 비아가 제공될 수 있는데, 이 경우 패시베이션층(24)은 재배선층(Redistribution layer)에 해당할 수 있다. 패시베이션층(24)의 적절한 두께가 특별히 제한되는 것은 아니지만, 패시베이션층(24)은 통상적으로 10 ~ 20um 두께를 가질 수 있다.
상술한 구조를 갖는 전자소자(20)의 경우, 반도체층(22)과 패시베이션층(24)의 열팽창계수가 서로 상이함에 따라 온도 변화 시 휨이 발생하는데, 이는 열팽창계수 측면에서의 비대칭성, 즉, 폴리이미드 수지 등과 같은 물질로 이루어진 패시베이션층(24)은 실리콘(Silicon) 등으로 이루어진 반도체층(22)보다 열팽창계수가 큰 것에 기인한다. 구체적으로, 폴리이미드의 열팽창계수는 25 ~ 35ppm/℃ 수준으로서 실리콘의 열팽창계수(2.8 ~ 3.6ppm/℃)보다 현저히 크다.
전자소자(20)에서 발생되는 휨을 완화하기 위하여, 도 2에 나타낸 것과 같이, 코어부(10)의 제1 수지층(10a)은 상부, 즉, 패시베이션층(24) 측에 배치되고, 제2 수지층(10c)은 그 맞은 편에 배치되는데, 제1 수지층(10a)의 두께(t1)보다 제2 수지층(10c)의 두께(t2)를 더 두껍게 하였다. 즉, 코어부(10)의 두께 방향을 기준으로 보강층(10b)의 위치는 제2 수지층(10b)보다 제1 수지층(10a) 측에 가깝게 배치되어 있다.
상술한 바와 같이, 보강층(10b)은 제1 및 제2 수지층(10a, 10c)보다 열팽창계수가 작은데 이를 위하여 보강층(10b)에는 글라스 섬유가 포함될 수 있다. 이 경우, 제1 및 제2 수지층(10a, 10c)의 두께가 동일하다면 이론적으로 온도 변화 시에도 코어부(10)는 휨이 발생하지 않을 것이지만 본 실시 형태에서는 제1 및 제2 수지층(10a, 10c)의 두께를 달리하여 휨이 발생하도록 하되 전자소자(20)과 반대되는 휨 특성을 갖도록 하였다. 즉, 전자소자(20)에서 상대적으로 열팽창계수가 큰 패시베이션층(24) 측에는 코어부(10)에서 수지층(10a)을 얇게 형성하였으며, 반대로 맞은 편에서는 수지층(10c)을 두껍게 형성함으로써 코어부(10)는 제2 수지층(10c) 측에서의 부피 변화가 더 크게 일어나게 된다. 따라서, 온도 변화에 따라 코어부(10)는 전자소자(20)에서 발생하는 휨과 반대되는 휨을 일으킬 수 있으므로 전자소자 패키지(100) 전체에서의 휨 발생은 완화될 수 있는 것이다.
한편, 제1 및 제2 수지층(10a, 10c)의 두께(t1, t2)는 전자소자(20)의 휨 특성에 따라 적절히 조절될 수 있다. 또한, 제1 및 제2 수지층(10a, 10c)은 패시베이션층(24)과 동일한 물질로 이루어질 수 있으며, 폴리이미드 등의 물질을 예로 들 수 있을 것이다. 코어부(10)를 이러한 비대칭 구조로 형성하기 위한 방법은 통상의 기술자가 공지된 적절한 공정을 이용할 수 있으며 예를 들어, 글라스 섬유가 함침되어 있는 보강층(10b)을 형성한 후 그 상하면에 두께가 서로 다른 수지층(10a, 10c)을 적층하는 방식을 이용하거나 글라스 섬유를 한쪽에 치우치게 배치한 후 이를 코어부(10)를 이루는 수지층이 한번에 몰딩하는 방식을 이용할 수 있을 것이다.
또한, 보강층(10b)에 포함된 글라스 섬유는 약 3.2ppm/℃ 정도의 열팽창계수를 갖는데 이는 반도체층(22)에 해당하는 실리콘의 열팽창계수(2.8 ~ 3.6ppm/℃)와 거의 유사한 수준이다. 다만, 제1 및 제2 수지층(10a, 10c), 그리고 패시베이션층(24)은 폴리이미드 외에 당 기술 분야에서 통상적으로 사용되는 다른 수지 물질을 이용하여 형성될 수도 있을 것이다.
전자소자 패키지(100)를 구성할 수 있는 다른 요소들을 설명하면, 몰딩부(30)는 코어부(10)의 캐비티(14)에 충진되어 전자소자(20)를 보호하며, 도 1에 도시된 것과 같이, 코어부(10)의 상하부까지 덮도록 형성될 수 있다. 또한, 전자소자 패키지(100)는 전자소자(20)와 전기적으로 접속된 배선부를 포함하는데 상기 배선부는 패시베이션층(24)을 관통하는 도전성 비아와 접속될 수 있다. 상기 배선부를 구체적으로 설명한다. 전자소자 패키지(100)의 표면에는 회로패턴(32a, 32b)이 형성되며 회로패턴(32a, 32b)은 비아(34a, 34b)를 통해 코어부(10)의 표면에 형성 된 회로패턴(14a, 14b)과 전기적으로 연결된다. 또한, 코어부(10)의 상하면에 형성된 회로패턴(14a, 14b)들은 코어부(10)를 관통하는 관통 비아(12)에 의해 서로 접속될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 전자소자 패키지
10: 코어부
10a, 10c: 수지층
10b: 보강층
12: 관통 비아
14: 캐비티
14a, 14b: 회로 패턴
20: 전자소자
22: 반도체층
24: 패시베이션층
26: 전극
30: 몰딩부
34a, 34b: 비아

Claims (10)

  1. 캐비티를 갖는 코어부; 및
    상기 캐비티에 배치된 전자소자;를 포함하며,
    상기 코어부는 제1 및 제2 수지층과, 이들 사이에 배치된 보강층을 포함하되 상기 제1 및 제2 수지층의 두께가 서로 상이한 것을 특징으로 하는 전자소자 패키지.
  2. 제1항에 있어서,
    상기 전자소자는 반도체층 및 상기 반도체층의 적어도 일면에 형성된 패시베이션층을 포함하는 것을 특징으로 하는 전자소자 패키지.
  3. 제2항에 있어서,
    상기 패시베이션층은 상기 반도체층보다 열팽창계수가 큰 것을 특징으로 하는 전자소자 패키지.
  4. 제3항에 있어서,
    상기 제1 수지층은 상기 패시베이션층 측에 배치되고, 상기 제2 수지층은 그 맞은 편에 배치되되 상기 제1 수지층보다 두꺼운 것을 특징으로 하는 전자소자 패키지.
  5. 제3항에 있어서,
    상기 제1 및 제2 수지층은 상기 패시베이션층과 동일한 물질로 이루어진 것을 특징으로 하는 전자소자 패키지.
  6. 제2항에 있어서,
    상기 패시베이션층을 관통하는 도전성 비아에 의하여 상기 전자소자와 접속되는 배선부를 더 포함하는 것을 특징으로 하는 전자소자 패키지.
  7. 제1항에 있어서,
    상기 보강층은 글라스 섬유를 포함하는 것을 특징으로 하는 전자소자 패키지.
  8. 제1항에 있어서,
    적어도 상기 캐비티에 충진되어 상기 전자소자를 보호하는 몰딩부를 더 포함하는 것을 특징으로 하는 전자소자 패키지.
  9. 제1항에 있어서,
    상기 전자소자는 온도 변화 시에 상기 코어부의 두께 방향으로 휘는 특성을 갖는 것을 특징으로 하는 전자소자 패키지.
  10. 제1항에 있어서,
    상기 코어부는 온도 변화 시에 상기 전자소자와 반대되는 휨 특성을 갖는 것을 특징으로 하는 전자소자 패키지.
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