KR20110021123A - 전자소자 내장형 인쇄회로기판 - Google Patents

Abstract

전자소자 내장형 인쇄회로기판이 개시된다. 상기 인쇄회로기판은, 코어기판; 상기 코어기판을 관통하는 캐비티; 표면에 전극이 형성되며, 상기 캐비티 내에 페이스업(face-up) 방식으로 내장되는 전자소자; 상기 코어기판의 일면에 적층되는 제1 절연층; 및 상기 코어기판의 타면에 적층되며 상기 제1 절연층과 동일한 두께를 갖는 제2 절연층을 포함하며, 상기 전극의 두께를 포함한 상기 전자소자의 두께는 상기 코어기판의 두께와 동일하다.

전자소자, 내장, 인쇄회로기판, 휨

Description

전자소자 내장형 인쇄회로기판{Electronic components embedded PCB}

본 발명은 전자소자 내장형 인쇄회로기판에 관한 것이다.

최근, 차세대 다기능성, 소형 패키지 기술의 일환으로써 전자소자 내장 인쇄회로기판의 개발이 주목 받고 있다. 전자소자 내장 기판은 이러한 다기능성, 소형화의 장점과 더불어 고기능화의 측면도 포함하고 있는데, 이는 플립칩(flip chip)이나 BGA(ball grid array)에서 사용되는 와이어 본딩(wire bonding) 또는 솔더볼(solder ball)을 이용한 전자소자의 전기적 연결과정에서 발생할 수 있는 신뢰성 문제를 개선할 수 있는 방편을 제공하기 때문이다.

종래의 IC 등의 전자소자 내장 공법에서는 코어기판의 한 쪽이나, 빌드업(build-up) 층의 한 쪽에만 전자소자가 내장되는 구조를 채택함으로써 열응력 환경하에서 휨 현상에 취약할 수 밖에 없는 비대칭형 구조이었으며, 열응력 환경하에서 전자소자가 위치한 방향으로 기판에 휨 현상이 발생하는 문제점 때문에 일정한 두께 이하의 전자소자에 대해서는 내장이 불가능하다는 한계가 있었다. 더구나, 인쇄회로기판에 사용하는 적층자재는 전기적인 절연성 때문에 일정 두께 이하로는 제 작할 수 없다는 한계가 있는데, 이 경우 휨 현상을 방지하기 위한 임계 두께는 재료의 특성으로 인해 본질적으로 제한을 받게 된다.

종래기술에 따른 인쇄회로기판은 내장되는 소자들의 위치와 두께가 기판의 전체 두께나 형상에 대비해 볼 때 비대칭형이기 때문에, 반복되는 열응력, 특히 솔더링(soldering)과 같이 200℃ 이상의 고온에서 진행되는 공정에서 열응력을 받게 되고, 이로 인해 휨 현상이 발생할 가능성이 존재한다. 이러한 휨 현상의 문제 때문에, 일반적으로 전자소자의 두께를 일정 두께 이상으로 유지시켜야 하며, 이에 따라 전체 내장 기판의 두께가 두꺼워지는 것을 피할 수 없게 된다는 문제가 있다.

본 발명은 인쇄회로기판의 박형화에 따라 전자소자의 실장시 발생하는 휨 현상을 최소화하기 위해, 기하학적으로 대칭형 구조로 형성되는 전자소자 내장 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 코어기판; 상기 코어기판을 관통하는 캐비티; 표면에 전극이 형성되며, 상기 캐비티 내에 페이스업(face-up) 방식으로 내장되는 전자소자; 상기 코어기판의 일면에 적층되는 제1 절연층; 및 상기 코어기판의 타면에 적층되는 제2 절연층을 포함하되, 상기 전극의 두께를 포함한 상기 전자소자의 두께는, 상기 코어기판의 두께와 동일한 전자소자 내장형 인쇄회로기판이 제공된다.

상기 코어기판의 표면에는 내층회로가 형성되며, 상기 전극의 두께를 포함한 상기 전자소자의 두께는, 상기 내층회로의 두께를 포함한 상기 코어기판의 두께와 동일할 수 있다.

또한, 상기 제1 절연층의 두께와 상기 제2 절연층의 두께는 동일할 수 있으며, 상기 전자소자의 양 측면으로부터 상기 캐비티의 내벽에 이르는 거리의 합은 60um 이상 100um 이하일 수 있다.

본 발명의 바람직한 실시예에 따르면, 전자소자 내장 인쇄회로기판을 기하학적으로 대칭형 구조로 형성함으로써, 박형 소자를 박형 인쇄회로기판에 내장하더라도 휨 현상이 감소되고, 전자소자 내장 공정이 간편해지며, 이종 자재 사용이 최소화됨으로써 양산성이 향상될 수 있다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것 으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

이하, 본 발명에 따른 전자소자 내장형 인쇄회로기판의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 전자소자와 절연층이 적층된 상태의 응력평가를 위한 모델링 도면이고, 도 2는 절연층의 두께에 따른 응력을 나타낸 그래프이고, 도 3은 절연층의 두께에 따른 휨 정도를 나타낸 그래프이고, 도 5는 본 발명의 바람직한 일 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 개념도이다.

본 실시예에서는 반복되는 열응력 환경 하에서 휨 현상이 최소화되는 초박형, 고신뢰성 전자소자 내장 인쇄회로기판을 구현하기 위해, 기하학적으로 대칭 형태인 전자소자 내장 구조와 이를 위한 전자소자 내장 공법을 특징으로 한다. 기판의 열응력 환경 하에서의 휨 현상은, 적용되는 자재의 열팽창계수(CTE), 탄성계수(Young's modulus), 포아송 비(Poisson ratio) 등의 물성치와 기하학적 인자(Geometric factor)에 의해 결정된다. 이를 계산하기 위해 도 2와 같은 인쇄회로기판 모델을 상정할 때, 중심축 (Neutral Line)은 식 (1)과 같이 표현된다.

　

---- 　　　(1)

여기서, EI는 전자소자의 탄성계수, tI는 전자소자의 두께(m), Ed는 절연층의 탄성계수(Pa), td는 절연층의 두께, t는 기판의 전체두께(=td+tI)이다.

이로부터 계산되는 기판의 휨 모멘트(bending moment, M; 단위: Nm) 및 수평하중(normal force, N; 단위:N)은 식 (2)와 같이 표현된다.

--- (2)

여기서, EI는 전자소자의 탄성계수, tI는 전자소자의 두께, αI는 전자소자의 열팽창계수, Ed는 절연층의 탄성계수(Pa), td는 절연층의 두께, αd는 절연층의 열팽창계수(m/K), ΔT는 온도변화(K), w는 기판의 폭이다.

이로부터 계산되는 구성행렬(Compliance matrix)은 식 (3)과 같다.

--- (3)

이로부터 계산되는 강성행렬(Stiffness matrix)은 식 (4)와 같다.

　　---　(4)

이로부터 계산되는 ABD행렬(ABD matrix)은 식 (5)와 같다.

---　(5)

이로부터 기판의 변형률(strain)과 곡률(curvature)은 각각 식 (6)의 행렬에 의해 구할 수 있다.

--- (6)

이와 같은 계산으로부터 얻은 응력평가(Stress Evaluation)의 결과는 식 (7)과 같다.

--- (7)

이를 그래프로 표현하면 도 2와 같다. 즉, 도 2는 전자소자의 두께를 100㎛로 고정했을 때, 절연층의 두께에 따른 기판의 상부(top)와 하부(bottom)에서의 응 력변화를 나타낸 것이다.

이를 휨 정도를 기준으로 하여 절연층 두께에 대한 전자소자 두께의 의존성으로 계산한 결과를 그래프로 표현하면 도 3과 같다. 즉, 도 3은 전자소자의 두께를 50㎛ 및 100㎛로 각각 고정했을 때, 절연층의 두께에 따른 기판의 휨 정도를 나타낸 것이다.

도 3에서, 절연층의 두께가 50㎛라고 할 때, IC의 두께가 50㎛인 경우 휨은 약 0.26mm인 반면, IC의 두께가 100㎛으로 두 배 증가할 경우 휨은 약 0.09mm로 약 1/3로 감소하는 것으로부터, 기판의 휨 현상은 절연층의 두께보다는 전자소자의 두께에 훨씬 크게 의존하고 있음을 알 수 있다. 이에 따라 기하학적으로 비대칭적인 구조의 인쇄회로기판에서 전자소자의 두께가 박형화 됨에 따라 기판 전체의 두께를 줄이는 것은 거의 불가능할 정도로 휨 현상이 증대되는 현상을 나타낼 것으로 예상된다.

이를 해결하기 위해서는 전자소자를 기판의 절연층에 대해 중앙으로 위치시키는 조정에 의해 기하학적 대칭성을 부여함으로써 휨 현상을 최소화해야 한다. 따라서, 본 실시예는 전자소자 내장 인쇄회로기판에 기하학적 대칭성을 부여함으로써, 반복되는 열응력 환경 하에서도 휨 현상이 최소화되는 초박형, 고신뢰성 전자소자 내장 인쇄회로기판을 구현한다.

도 4는 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판(100)을 나타내는 단면도이다. 본 실시예에 다른 전자소자 내장형 인쇄회로기판(100)은, 도 4에 도시된 바와 같이, 캐비티(16)가 형성된 코어기판(10)과; 상기 캐비티(16) 내 에 페이스업(face-up) 방식으로 내장되며 표면에 전극(22)이 형성된 전자소자(20)와; 코어기판(10)의 상면에 적층되는 제1 절연층(30a)과; 상기 코어기판(10)의 하면에 적층되며 상기 제1 절연층(30a)과 동일한 두께를 갖는 제2 절연층(30b)을 포함한다. 여기서 전극(22)의 두께를 포함한 상기 전자소자의 두께('b')는, 코어기판(10)의 두께와 동일하다.

여기서 '동일'이라 함은 수학적인 의미에서 정확하게 동일한 치수의 두께를 의미하는 것은 아니며, 설계오차, 제조오차, 측정오차 등을 감안하여 실질적으로 동일한 두께를 의미하는 것이다. 이하 본 설명에서 사용하는 '동일'의 의미는 전술한 바와 같이 실질적으로 동일함을 의미하는 것이다.

본 실시예에 따른 전자소자 내장형 인쇄회로기판(100)은, 내장된 전자소자(20)를 중심으로 대칭형 구조로 설계, 제조됨으로써 기판의 휨 정도를 최소화할 수 있는 구조이다. 나아가, 전극(22)의 두께를 포함한 전자소자(20)의 두께('b')를 코어기판(10)의 두께와 동일하게 설계함으로써, 코어기판(10) 자체에 대한 대칭성을 확보할 수 있으며, 그 결과 전자소자(20)가 내장된 코어기판(10) 자체의 휨을 최소화시킬 수 있게 된다. 즉, 코어기판(10)의 상하 대칭성을 구현함에 있어, 전자소자(20)의 표면에 형성되는 전극(22)의 두께마저 고려함으로써, 코어기판(10) 자체의 대칭성을 최대한 확보하는 것이다. 이러한 대칭형 구조는 인쇄회로기판 및 그에 내장되는 전자소자(20)의 두께가 박형화 됨에 따라 휨 현상이 증대될 수 있는 위험성을 저감시키는 역할을 한다.

또한, 코어기판(10)에 내장되는 전자소자(20)를 페이스업(face-up) 방식으로 실장함으로써, 회로 정합도를 향상시킬 수 있게 된다. 실제 인쇄회로기판에서 상면과 하면의 정합도 차이가 적게는 20um에서 50um 가량 발생하게 되는데, 본 실시예의 경우와 같이 페이스업 방식으로 전자소자(20)를 내장하여 전극(22)을 상부로 위치시킴으로써, 전자소자의 전극과 기판 회로의 정합도를 개선할 수 있게 되는 것이다.

코어기판(10)의 표면에 내층회로(14a, 14b)가 형성되는 경우에는, 전극(22)의 두께를 포함한 전자소자(20)의 두께('b')를, 내층회로(14a, 14b)의 두께를 포함한 코어기판(10)의 두께('a')와 동일하게 설계할 수도 있다.

한편, 전자소자(20)의 수평방향 양 측면으로부터 캐비티(16)의 내벽에 이르는 거리의 합은 최소 60um 이상이어야 한다. 캐비티(16)는 펀치나 레이저 등으로 가공하고, 전자소자(20)의 경우도 다이싱 과정에서 치핑(Chipping)이 발생할 수 있으므로, 거리의 기준은 각 울퉁불퉁한 계면의 최외곽선을 기준으로 한다.

전자소자(20)와 내벽 사이의 간격이 설계치 기준으로 편측 30um 정도가 최소값이나, 실제 설비의 톨러런스(Tolerance) 때문에 전자소자(20)가 일측 내벽에 완전히 닿는 경우도 발생 가능하다. 따라서 도 4의 'c'와 'd'의 범위는 각 범위는 0~60um 정도의 값을 가질 수 있고, 'c+d'의 값이 60um 이상이 되는 것이 좋다.

편측으로 50um 이내로 설계한 경우, 전자소자(20)가 캐비티(16)에 온전히 들어가지 못하고 한 쪽으로 걸치는 현상이 관찰되었으며, 시뮬레이션과 실측 데이터에 의하면, 캐비티(16)가 커지면 커질수록 기판의 휨 현상은 감소하는 경향이 나타 났다. 다만, 캐비티(16)가 너무 넓어지면 회로를 위한 공간의 확보가 어려워지는 문제점이 있을 수 있어 'c+d' 값의 최대 값은 160um 이하인 것이 좋다.

이상에서는 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판의 구조에 대해 설명하였으며, 이하에서는 상기 전자소자 내장형 인쇄회로기판을 제조하는 방법에 대해 도 5 내지 도 11을 참조하여 설명하도록 한다. 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판의 구조는 전술한 바와 같으므로, 이하에서는 구조적인 특징에 대한 설명은 생략하고, 제조공정을 중심으로 설명을 진행하도록 한다.

먼저, 코어기판(10)을 준비한다(도 5 참조). 코어기판(10)의 표면에는 내층회로(14a, 14b)가 형성될 수도 있으며, 이 경우, 코어기판(10) 상하면은 비아(12)를 통해 서로 전기적으로 연결된다.

다음으로, 코어기판(10)에 캐비티(16)를 천공한다(도 6 참조). 캐비티(16)는 추후에 전자소자(20)가 내장되는 영역으로, 내장되는 전자소자(20)의 크기 및 형상을 고려하여 적절한 크기 및 형상으로 가공될 수 있다. 코어기판(10)에 캐비티(16)를 가공하기 위하여 기계적 드릴 또는 레이저 드릴 등을 이용할 수 있다.

다음으로, 코어기판(10)의 하면에 접착층(40)을 부착한다(도 7 참조). 캐비티(16)가 천공된 코어기판(10)의 하면에 접착층(40)을 부착하게 되면 캐비티(16)의 하면은 접착층(40)에 의해 차폐된다.

다음으로, 캐비티(16)를 통해 노출된 접착층(40)의 표면에 전자소자(20)를 페이스업 방식으로 부착한 후(도 8 참조), 코어기판(10)의 상면에 제1 절연층(30a)을 적층하여 전자소자(20)를 커버한다(도 9 참조). 코어기판(10)의 상면에 적층되는 제1 절연층(30a)에 의해 전자소자(20) 내장된 캐비티(16)의 내부 역시 충전된다.

그리고 나서, 코어기판(10) 하면에 부착된 접착층(400을 제거하고, 코어기판(10)의 하면에 제2 절연층(30b)을 적층한다(도 10 참조).

이 후, 제1 절연층(30a) 및 제2 절연층(30b)에 회로패턴(32a, 32b) 및 비아(34a, 34b)를 형성한다(도 11).

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.

도 1은 전자소자와 절연층이 적층된 상태의 응력평가를 위한 모델링 도면.

도 2는 절연층의 두께에 따른 응력을 나타낸 그래프.

도 3은 절연층의 두께에 따른 휨 정도를 나타낸 그래프.

도 4는 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판을 나타내는 단면도.

도 5 내지 도 11은 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판을 제조하는 각 공정을 나타내는 도면.

<도면의 주요부분에 대한 부호의 설명>

10: 코어기판 12: 비아

14a, 14b: 내층회로 16: 캐비티

20: 전자소자 22: 전극

30a, 30b: 절연층 34a, 34b: 비아

Claims (3)

1. 코어기판;

   상기 코어기판을 관통하는 캐비티;

   표면에 전극이 형성되며, 상기 캐비티 내에 페이스업(face-up) 방식으로 내장되는 전자소자;

   상기 코어기판의 일면에 적층되는 제1 절연층; 및

   상기 코어기판의 타면에 적층되며 상기 제1 절연층과 동일한 두께를 갖는 제2 절연층을 포함하되,

   상기 전극의 두께를 포함한 상기 전자소자의 두께는, 상기 코어기판의 두께와 동일한 것을 특징으로 하는 전자소자 내장형 인쇄회로기판.
2. 제1항에 있어서,

   상기 코어기판의 표면에는 내층회로가 형성되며,

   상기 전극의 두께를 포함한 상기 전자소자의 두께는, 상기 내층회로의 두께를 포함한 상기 코어기판의 두께와 동일한 것을 특징으로 하는 전자소자 내장형 인쇄회로기판.
3. 제1항 또는 제2항에 있어서,

   상기 전자소자의 수평방향 양 측면으로부터 상기 캐비티의 내벽에 이르는 거리의 양쪽의 값을 합한 값은 60um 이상 160um 이하인 것을 특징으로 하는 전자소자 내장형 인쇄회로기판.

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