KR20090042717A - 실리콘 인터포저 및 이를 결합한 반도체 장치 패키지와 반도체 장치 - Google Patents

실리콘 인터포저 및 이를 결합한 반도체 장치 패키지와 반도체 장치 Download PDF

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KR20090042717A
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마사히로 스노하라
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명에 따르면, 배선 기판(40)과 반도체 소자(60) 사이에 수용되어 상기 반도체 소자(60)에 상기 배선 기판(40)을 전기적으로 접속시키는 실리콘 인터포저(30)로서, 상기 반도체 소자(60)에 상기 배선 기판(40)을 전기적으로 접속시키는 관통홀 전극(17)은 각각 기부(base section)와 완충부(buffer section)로 형성되고, 상기 완충부는 상기 기부의 도전성 재료의 탄성률보다 낮은 탄성률을 갖는 도전성 재료로 형성된 것을 특징으로 하는 실리콘 인터포저(30), 및 이 실리콘 인터포저(30)를 결합한 반도체 장치 패키지(50)와 반도체 장치(70)가 제공된다.
실리콘 인터포저, 관통홀 전극, 기부, 완충부, 도전성 재료,

Description

실리콘 인터포저 및 이를 결합한 반도체 장치 패키지와 반도체 장치{SILICON INTERPOSER AND SEMICONDUCTOR DEVICE PACKAGE AND SEMICONDUCTOR DEVICE INCORPORATING THE SAME}
본 발명은 실리콘 인터포저 및 이 실리콘 인터포저를 결합한 반도체 장치 패키지와 반도체 장치에 관한 것이다.
예를 들면, 유리 에폭시 재료로 이루어지고 배선 패턴이 형성된 배선 기판상에 반도체 소자를 탑재하고 솔더링 등을 실시함으로써 반도체 장치를 생산하는 경우, 솔더 용융 온도까지 배선 기판과 반도체 소자를 가열할 필요가 있다. 이때, 유리 에폭시 재료로 이루어진 배선 기판의 열팽창률은 실리콘으로 이루어진 반도체 소자의 열팽창률과 상이하므로, 배선 기판과 반도체 소자 사이의 접속부에 균열이 발생할 수 있고, 솔더링 공정의 완료 후에 배선 기판과 반도체 소자가 냉각되는 경우에 반도체 소자가 손상을 입을 수 있다.
배선 기판과 반도체 소자 간의 열팽창률의 차이로 인한 전술한 문제점을 해결하기 위한 목적으로, 반도체 소자의 재료와 동일한 재료로 이루어진 실리콘 기판이 배선 기판과 반도체 소자 사이에 수용되어 배선 기판과 반도체 소자 사이를 전 기적으로 접속시킴과 동시에 양자 간의 열팽창률의 차이로 인해 발생된 응력을 완화하는, 소위 실리콘 인터포저가 공지되어 있다.
이러한 실리콘 인터포저를 결합한 반도체 장치의 일례로서는, 특허문헌1에 개시된 반도체 장치를 들 수 있다. 특허문헌1은 실리콘 기판(실리콘 인터포저)에 관통홀 전극을 형성하는 방법을 설명하고 있다. 보다 구체적으로, 실리콘 기판에 관통홀 전극이 형성된 후, 실리콘 기판의 일면 측에 제1 금속층이 형성되고 보호 테이프가 부착되며, 제1 금속층을 급전층으로서 이용하면서 전해 도금을 실시함으로써 실리콘 기판의 다른 면 측으로부터 관통홀 전극으로 제1 금속층이 충전된 후, 관통홀 전극의 주변 이외의 제1 금속층이 제거된다.
[특허문헌1] JP-A No. 2006-351968
그러나, 실리콘 인터포저를 결합한 반도체 장치에서라도, 관통홀 전극에 충전된 동(銅)이, 배선층을 보호하는 절연막으로서 기능하는 산화 실리콘과 직접 접촉하는 부분에서는, 동의 열팽창률(18.3ppm/deg C)이 산화 실리콘의 열팽창률(0.4ppm/deg C)과 상당히 차이가 나기 때문에, 이들 접속부에 균열이 발생하는 문제가 일어난다.
이 문제를 해결하기 위해서, 관통홀 전극의 열팽창률이 절연막의 열팽창률과 가깝도록 하여, 상기 접속부에서의 열응력을 피하는 방법을 생각해볼 수 있다. 예를 들면, 철 또는 니켈 합금이 관통홀 전극으로 이용되는 것을 생각해볼 수 있다. 그러나, 철과 니켈 합금은 높은 전기적 저항값을 가지며 자성 재료이므로, 생산되는 반도체 장치의 고주파 특성이 우수하지 않게 된다는 문제가 발생한다.
또한, 관통홀 전극에 접속된 절연층의 재료를 변경하는 것도 생각해볼 수 있다. 그러나, 반도체 장치는 고밀도일 것이 강하게 요청되므로, 반도체 소자가 탑재된 측 상에서 실리콘 인터포저의 표면을 덮는 절연막은 미소한 배선 패턴이 형성될 수 있는 산화 실리콘으로 이루어져야 한다.
그러므로, 관통홀 전극과 절연막을 형성하기 위하여 이용되는 재료를 변경함으로써 전술한 문제를 해결하는 것은 현실적인 대안이 되지 않는다.
상기 문제점을 해결하기 위해서, 관통홀 전극 및 관통홀 전극과 접촉하는 절 연막 사이의 열팽창률의 차이로 인하여 생성된 열응력을 완화하는 완충부를 설치함으로써, 동으로 이루어진 관통홀 전극을 갖는 반도체 장치에 열부하를 반복적으로 가하더라도, 본 발명에 따르면 관통홀 전극 및 관통홀 전극과 접촉하는 절연막 사이에 균열을 야기하지 않는 실리콘 인터포저가 제공될 수 있고, 또한 본 발명에 따르면 상기 실리콘 인터포저를 결합한 반도체 장치 패키지와 반도체 장치가 제공될 수 있다.
본 발명의 제1 측면에 따르면,
배선 기판과 반도체 소자 사이에 수용되어 상기 반도체 소자에 상기 배선 기판을 전기적으로 접속시키는 실리콘 인터포저로서,
상기 반도체 소자에 상기 배선 기판을 전기적으로 접속시키는 관통홀 전극을 포함하고,
상기 관통홀 전극은 기부(base section)와 완충부(buffer section)를 각각 포함하고,
상기 완충부는 상기 기부의 도전성 재료의 탄성률보다 낮은 탄성률을 갖는 도전성 재료로 형성된 것을 특징으로 하는 실리콘 인터포저가 제공된다.
또한, 본 발명의 제2 측면에 따르면,
제1 측면에 있어서,
상기 완충부는 다층으로 형성된 것을 특징으로 하는 실리콘 인터포저가 제공된다.
또한, 본 발명의 제3 측면에 따르면,
제 2 측면에 있어서,
상기 완충부 각각의 도전성 재료의 탄성률은, 상기 관통홀 전극의 노출면 측 상의 탄성률이 더 낮도록 설정된 것을 특징으로 하는 실리콘 인터포저가 제공된다.
이들 특징에 따르면, 배선 기판 측 상의 관통홀 전극의 도전성 재료의 열팽창률과 절연막의 열팽창률 간에 큰 차이가 있더라도, 열팽창률의 차이로 인한 열응력이 흡수될 수 있다. 반도체 소자 측 상의 도전성 재료에 대한 선택의 수가 증가하므로, 이 구성은 유리하다.
또한, 본 발명의 제4 측면에 따르면,
제1 내지 제3 측면 중 어느 하나에 있어서,
상기 완충부는 상기 반도체 소자가 탑재된 측 상에 설치된 것을 특징으로 하는 실리콘 인터포저가 제공된다.
반도체 소자가 탑재된 측 상의 배선 패턴은 미소하고 관통홀 전극 주위의 열응력으로 인해 상당한 영향을 받으므로, 열응력을 완화시킬 수 있는 구성이 특히 적합하게 이용될 수 있다.
또한, 본 발명의 제5 측면에 따르면,
제1 내지 제4 측면 중 어느 하나에 있어서,
상기 완충부의 도전성 재료는 솔더, 인듐, 주석, 비스무트 및 금 중 어느 하나로 이루어진 것을 특징으로 하는 실리콘 인터포저가 제공된다.
그러므로, 관통홀 전극과 절연막 사이의 접속부에서, 관통홀 전극에 충전된 도전성 재료와 절연막 간의 열팽창량(열수축량)의 차이로 인해 생성된 응력 집중이 완화되고, 관통홀 전극과 절연막 사이의 접속부에 균열이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 제6 측면에 따르면,
제1 내지 제5 측면 중 어느 하나에 있어서,
상기 완충부는 전해 도금법에 의해 형성된 것을 특징으로 하는 실리콘 인터포저가 제공된다.
또한, 본 발명의 제7 측면에 따르면,
제1 내지 제5 측면 중 어느 하나에 있어서,
상기 완충부는 페이스트 주입법(paste injection method)에 의해 형성된 것을 특징으로 하는 실리콘 인터포저가 제공된다.
그러므로, 종래의 기술이 적용될 수 있고, 공정이 저비용으로 행해질 수 있다.
또한, 본 발명의 제8 측면에 따르면,
제1 내지 제7 측면 중 어느 하나에 있어서,
상기 완충부는 상기 관통홀 전극의 높이의 10 내지 20%의 범위 내의 높이를 갖도록 형성된 것을 특징으로 하는 실리콘 인터포저가 제공된다.
그러므로, 관통홀 전극과 절연막 사이의 접속부에서의 전기적인 특성이 저하되는 것을 방지함과 동시에, 관통홀 전극과 절연막 사이의 접속부에서의 열응역이 완화될 수 있으므로, 이 특징이 유리하다.
또한, 본 발명의 제9 측면에 따르면,
제1 내지 제8 측면 중 어느 하나에 따른 실리콘 인터포저와,
상기 실리콘 인터포저에 전기적으로 접속된 배선 기판을 포함하는 것을 특징으로 하는 반도체 장치 패키지가 제공된다.
또한, 본 발명의 제10 측면에 따르면,
반도체 소자와,
상기 반도체 소자에 전기적으로 접속된 배선 기판과,
이들 사이에 수용된 제1 내지 제8 측면 중 어느 하나에 따른 실리콘 인터포저를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
이들 구성에 따르면, 열부하가 반복적으로 가해지더라도, 관통홀 전극과 절연막 사이의 열응력이 완화되고, 관통홀 전극과 절연막 간의 전기적인 접속의 신뢰성이 현저하게 개선될 수 있다.
본 발명에 따른 실리콘 인터포저 및 이 실리콘 인터포저를 결합한 반도체 장치 패키지와 반도체 장치에 따르면, 열부하가 반도체 장치에 반복적으로 가해지더라도, 관통홀 전극과 절연막 사이의 접속부에 설치된 완충부가 쿠션층으로서 작용하므로, 본 발명은 관통홀 전극과 절연막 사이의 접속부에서 관통홀 전극과 절연막 간의 열팽창률(열팽창량 및 열수축량)의 차이로 인해 균열이 야기되지 않는 실리콘 인터포저를 제공할 수 있고, 또한 본 발명은 상기 실리콘 인터포저를 결합한 반도체 장치 패키지와 반도체 장치를 제공할 수 있다.
본 발명에 따른 실리콘 인터포저의 실시예를 도면에 기초하여 이하 설명한다. 도 1a ~ 도 1d 내지 도 5a ~ 도 5b는 이 실시예에 따른 실리콘 인터포저의 각 생산 단계에서 관통홀 전극의 주변에서의 상태를 나타낸 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 실리콘 웨이퍼(10)가 얇게 절단된 후, 연삭기 등을 이용하여 300㎛의 두께까지 연삭된다. 실리콘 웨이퍼(10)가 도 1b에 나타낸 얇은 실리콘 웨이퍼(11)로 가공된 후, 관통홀(12)이 형성될 영역에 개구부를 갖는 마스크에 의해 상기 얇은 실리콘 웨이퍼(11)의 표면이 덮이고, 에칭이 실시됨으로써, 도 1c에 나타낸 관통홀(12)이 형성된다. 이 실시예에 따른 관통홀(12)은 60㎛의 직경을 갖도록 형성된다. 관통홀(12)이 이후에 실리콘 인터포저(30)의 관통홀 전극(17)으로 형성되도록 도전성 재료로 충전된다.
이후, 얇은 실리콘 웨이퍼(11)가 열산화 처리되어 도 1d에 나타낸 바와 같이 얇은 실리콘 웨이퍼(11)의 외면에 산화 실리콘 코팅(13)이 형성된다. 이 실시예에서, 얇은 실리콘 웨이퍼(11)는 산소전로(oxygen furnace) 내측에서 1000deg C로 6시간 동안 열산화 처리된다. 이 방식으로 형성된 산화 실리콘 코팅(13)의 두께는 약 1.5㎛이다.
산화 실리콘 코팅(13)이 상기 얇은 실리콘 웨이퍼(11) 상에 형성된 후, 도 2a에 나타낸 바와 같이 얇은 실리콘 웨이퍼(11)의 일면에 동막과 같은 금속막(14)이 접합되고, 이 금속막(14)을 급전층으로서 이용하면서 전해 동 도금이 실시됨으로써, 기부로서 기능하는 동(15)이 원하는 높이까지 관통홀(12)에 충전된다. 관통홀(12)에 충전된 동(15)의 상단면의 높이는 관통홀(12)의 높이(깊이)의 80 내지 90%인 것이 바람직하다. 금속막(14)은 전해 도금이 실시되는 경우에 급전층으로서 이용될 수 있고, 관통홀(12)에 충전된 도전성 재료를 지지할 수 있는 두께를 갖도록 형성되어야만 한다.
관통홀(12)의 중간 깊이 위치까지 관통홀(12)에 동(15)을 충전함으로써 기부가 형성된 후, 얇은 실리콘 웨이퍼(11)는 솔더가 설치되는 도금액 용기로 이동되고, 관통홀(12)이 전해 솔더 도금된다. 즉, 도 2c에 나타낸 바와 같이 완충부로서 기능하는 솔더(16)가 동(15) 상에 충전되어, 완충부로서 기능하는 솔더(16)가 기부로서 기능하는 동(15) 상에 적층됨으로써 관통홀 전극(17)이 완성된다.
전술한 바와 같이, 다층 도금법에 의해 형성된 관통홀 전극(17)은 다양한 종류의 도전성 재료로 형성된다. 본 발명은 기부의 도전성 재료(이 실시예에서는 동(15))의 탄성률보다 충분히 낮은 탄성률을 갖는, 관통홀 전극(17)을 구성하는 완충부의 도전성 재료(이 실시예에서는 솔더(16))를 사용하는 것을 특징으로 한다.
완충부(솔더(16))의 높이는 관통홀(12)의 높이(얇은 실리콘 웨이퍼(11)의 두께)의 10 내지 20% 내이다. 이 실시예에서는, 솔더(16)의 설치 높이를 50㎛라고 가정한다.
관통홀 전극(17)이 형성된 후, 도 2d에 나타낸 바와 같이 급전층으로서 이용되었던 금속막(14)이 제거된다. 솔더(16)의 표면이 평탄하지 않은 경우, 관통홀 전극(17)의 노출면으로서 기능하는 솔더(16)의 표면은 필요에 따라서 평탄화 처리된다.
이 실시예에 따르면, 전술한 바와 같이 형성된 관통홀 전극(17)의 상하 노출 면 중 한면으로서, 실리콘으로 형성된 반도체 소자가 탑재되는 면의 원하는 범위내에, 기부로서 기능하고 배선 기판과 접촉하는 측 상에 충전된 도전성 재료(동(15))의 탄성률보다 낮은 탄성률을 갖는 도전성 재료(솔더(16))가 충전된다. 그러므로, 산화 실리콘으로 형성된 후술하는 절연막(23)의 열팽창률(열팽창량 및 열수축량)과 동(15)의 열팽창률(열팽창량 및 열수축량, 이하에서는 경우에 따라 열팽창률로서 간단히 지칭) 간의 차이는 솔더(16)의 탄성적 변형에 의해 흡수되고, 상기 솔더(16)는 절연막(23)과 관통홀 전극(17) 간에 생성된 열응력을 완화하는 완충부로서 작용한다.
다음으로, 도 3a에 나타낸 바와 같이, 얇은 실리콘 웨이퍼(11)의 반도체 소자 탑재면(솔더(16)로 충전된 관통홀 전극(17) 측의 면)에 티타늄이나 크롬으로 이루어진 시드층(도금 시드층)(18)이 스퍼터링 등에 의해 형성된다. 이 실시예에서는, 100㎚의 티타늄 스퍼터막을 형성한 후에 이 티타늄 스퍼터막 상에 300㎚의 동 스퍼터막을 적층함으로써 도금 시드층(18)이 형성된다. 도면에서는, 티타늄 스퍼터막과 동 스퍼터막을 통합된 상태로 나타낸다.
전술한 바와 같이 형성된 도금 시드층(18) 상에는 도 3b에 나타낸 바와 같이 솔더 레지스트(19)가 코팅되고, 솔더 레지스트(19)가 노광 및 현상되어 도 3c에 나타낸 레지스트 패턴(20)이 형성된다. 레지스트 패턴(20)이 형성된 후, 전해 동 도금이 실시되어 도 3d에 나타낸 바와 같이 도체층(21)이 형성된다. 이 실시예에 따른 도체층(21)은 3㎛의 두께를 갖도록 형성된다. 도체층(21)이 형성된 후, 도 4a에 나타낸 바와 같이 에칭을 실시함으로써 레지스트 패턴(20)이 제거된다. 그후, 도 4b에 나타낸 바와 같이 레지스트 패턴(20)으로 덮였던 도금 시드층(18)이 선택적으로 제거되어 도체층(21)으로 이루어진 배선 패턴(22)이 독립적으로 형성된다.
다음으로, 도 4c에 나타낸 바와 같이, 배선 패턴(22)의 표면이 산화 실리콘막으로 형성된 절연막(23)으로 덮인다. 이 실시예에서, 산화 실리콘막은 약 200deg C에서의 저온 CVD법을 이용하여 형성된다. 절연막(23)이 형성된 후, 도 4d에 나타낸 바와 같이 절연막(23)의 상면이 연삭 및 평탄화된다. 이 실시예에서, 배선 패턴(22) 상의 절연막(23)이 평탄화되어 1㎛의 두께를 갖는다.
다음으로, 도 5a에 나타낸 바와 같이, 절연막(23)이 에칭에 의해 부분적으로 제거되어, 접속 패드(32)로서 기능하도록 배선 패턴(22)의 일부가 외측으로 노출됨으로써 실리콘 인터포저(30)가 형성된다. 이 실시예에 따른 절연막(23)에 대한 에칭 방법으로서, RIE(reactive ion etching)가 적용된다.
또한, 도 5b에 나타낸 바와 같이, 실리콘 인터포저(30)의 상면 측 상(반도체 소자가 탑재되는 측 상)에는 필요에 따라서 다층 배선(24)이 형성될 수 있다. 산화 실리콘막이 절연막(23)으로서 사용되는 방식을 수행함으로써 상층의 배선 패턴이 형성될 수 있고, 전술한 방법과 유사한 방법을 사용하여 도금 시드층이 형성되고, 도금 시드층 상에 솔더 레지스트가 형성되며, 노광 및 현상이 실시되어 레지스트 패턴이 형성된 후, 전해 도금이 실시되어 도체층이 형성된다.
층간의 절연막(23)이 평탄해질 수 있고 미소한 배선의 형성으로 인한 고밀도가 달성될 수 있기 때문에, 절연막(23)으로서 산화 실리콘막을 사용하는 것이 유리하다.
도 6은 이 실시예에 따른 실리콘 인터포저의 관통홀 전극의 주변에서의 구성을 나타낸 단면도이다. 도 6에 나타낸 바와 같이, 이 실시예에 따르면 얇은 실리콘 웨이퍼(11)를 두께 방향으로 관통하는 관통홀(12)이 실리콘 인터포저(30)에 형성되고, 관통홀(12)의 내벽면을 포함하는 얇은 실리콘 웨이퍼(11)의 표면 전체에 산화 실리콘 코팅(13)이 형성된다. 기부의 도전성 재료로서 기능하는 동(15)과 완충부의 도전성 재료로서 기능하는 솔더(16)를, 동(15)과 솔더(16)의 순서로 적층한 상태로 관통홀(12)에 충전함으로써, 관통홀(12)이 관통홀 전극(17)으로 형성된다. 동(15)이 충전되는 측(기부 측)은 배선 기판 측이고, 솔더(16)가 충전되는 측(완충부 측)은 반도체 소자 측이다.
관통홀 전극(17)에서, 솔더(16)가 충전된 얇은 실리콘 웨이퍼(11) 측 상에서, 도금 시드층(18)이 산화 실리콘 코팅(13) 상에 형성되고, 세미애디티브법(semi-additive method)을 이용하여 배선 패턴(22)과 절연막(23)으로 이루어진 다층이 설치됨으로써 다층 배선(24)이 형성된다. 다층 배선(24)의 상면에는, 에칭에 의해 배선 패턴(22)의 일부가 외측으로 노출되어 실리콘 인터포저(30)의 접속 패드(32)가 형성된다.
전술한 구성을 갖는 실리콘 인터포저(30)가 후술하는 바와 같이 실리콘 인터포저를 반도체 소자(60)에 접속할 때에 솔더 용융 온도로 가열된 후에 실온으로 냉각되는 처리에서, 관통홀 전극(17)에 충전된 동(15)의 열팽창량(열수축량)과 절연막(23)을 형성하는 산화 실리콘막의 열팽창량(열수축량) 간에 차이가 발생하더라도, 상기 상부에 충전된 솔더(16)가 탄성적으로 변형되므로, 열팽창량(열수축량)의 차이로 인해 생성된 열응력이 흡수된다. 즉, 관통홀 전극(17)의 상면의 접속부의 주변에서의 응력 집중이 완화된다. 관통홀 전극(17) 내의 솔더(16)가 열응력에 대한 완충부(쿠션부)로서 작용하므로, 열응력으로 인해 관통홀 전극(17)과 절연막(23) 사이에 균열이 발생하는 문제를 피할 수 있게 됨으로써, 전기적인 접속에 관한 실리콘 인터포저(30)의 신뢰성이 개선되므로, 이 구성은 효과적이다.
전술한 바와 같이 형성된 실리콘 인터포저(30)에서, 관통홀 전극(17)의 하면 측(금속막(14)이 접합된 면 측)에, 접속 패드(42)와 외부 접속 단자(44)가 형성되고 솔더(45)가 접속 패드(42)에 적용되는 빌드업 기판(build-up board)과 같은 배선 기판(40)이 전기적으로 접속됨으로써, 도 7에 나타낸 반도체 장치 패키지(50)를 얻을 수 있다.
또한, 도 7에 나타낸 반도체 장치 패키지(50)의 상면의 다층 배선(24)의 표면에 형성된 접속 패드(32)에 솔더(35)가 적용되고, 접속 패드(32) 상에 금 범프와 같은 전극(62)이 형성된 반도체 소자(60)가 탑재된다. 그후, 반도체 소자(60)가 반도체 장치 패키지(50)에 전기적으로 접속됨으로써, 도 8에 나타낸 반도체 장치(70)를 얻을 수 있다.
또한, 반도체 장치(70)가 외부 접속 단자(44)를 통하여 도면에 나타내지 않은 마더보드 등에 탑재되고, 이들이 상호 전기적으로 접속될 수 있다.
전술한 바와 같이 형성된 반도체 장치(70)에서는, 반도체 소자(60)의 열팽창량(열수축량)이 실리콘 인터포저(30)의 열팽창량(열수축량)과 일치될 수 있다. 그러므로, 실리콘 인터포저(30)의 접속 패드(32)를 반도체 소자(60)의 전극(62)에 접 속시키기 위하여, 실리콘 인터포저(30)가 솔더 용융 온도로 가열된 후에 실온으로 냉각되더라도, 열팽창량 및 열수축량이 매우 작으므로, 반도체 소자(60)를 손상시킬 위험이 없다. 또한, 관통홀 전극(17)에는, 열팽창률의 차이로 인한 관통홀 전극(17) 주위에 생성된 열응력을 흡수하는 쿠션부로서 작용하는 완충부가 설치되므로, 관통홀 전극(17)의 내측의 동(15)과 실리콘 인터포저(30)의 상면에 형성된 절연막(23) 사이의 열팽창률의 차이로 인해 발생된 응력이 쿠션층(솔더(16))의 탄성적 변형에 의해 흡수된다. 그 결과, 관통홀 전극(17)의 주변에서의 균열이 확실히 방지될 수 있다.
그러므로, 반도체 장치(70)는 매우 높은 신뢰성을 가질 수 있다.
(제2 실시예)
제1 실시예에서는, 도면에서 실리콘 인터포저(30)의 상면 측이 반도체 소자(60)가 탑재되는 면으로서 사용되므로, 열응력에 대한 완충부로서 기능하는 솔더(16)가 기부로서 기능하는 동(15) 상의 원하는 범위에 충전되어 관통홀 전극(17) 내에 충전된다. 그러나, 본 발명은 이 구성에 한정되지 않는다.
본 발명은, 관통홀 전극(17)에 접속된 부분에 생성된 열응력을 흡수하고 관통홀 전극(17)의 기부(동(15))의 열팽창률과 상당한 차이가 있는 열팽창률을 갖는 완충부가, 관통홀 전극(17)의 내측의 기부(동(15))와 관통홀 전극(17)의 접속부 사이에 설치된 구조에 관한 것이다. 그러므로, 전술한 실시예에서와 같이 배선 기판(40)이 상기 접속이 행해지는 측 상에 있더라도, 배선 기판(40)의 접속 패드(42)가 예를 들면 고밀도로 형성되는 경우, 본 발명이 적합하게 적용될 수 있다.
도 9는 제2 실시예에 따른 실리콘 인터포저의 관통홀 전극의 주변에서의 구조를 나타낸 단면도이다.
도 9에 나타낸 바와 같이, 이 실시예에 따른 실리콘 인터포저(30)는, 완충부(솔더(16))가 관통홀 전극(17)의 상하 노출면에서 노출되고, 기부(동(15))가 완충부(솔더(16))들 사이에 충전되는 것을 특징으로 한다. 이 실시예에 따른 실리콘 인터포저(30)의 구성요소 이외의 구성요소는 제1 실시예에 따른 실리콘 인터포저(30)의 설명을 위해 사용된 참조번호로써 지시되고, 여기서는 그 상세한 설명을 생략한다.
이 실시예에 따른 실리콘 인터포저(30)에 의하면, 반도체 소자(60)와 배선 기판(40)이 실리콘 인터포저(30)의 상하면 양측에 탑재되고, 이들이 관통홀 전극(17)을 통하여 전기적으로 접속되는 경우, 완충부로서 기능하는 솔더(16)를 이용하여 관통홀 전극(17) 주위에 생성된 열응력이 흡수될 수 있다. 그러므로, 이 구조를 갖는 실리콘 인터포저(30)를 이용함으로써, 높은 신뢰성을 갖는 반도체 장치 패키지(50)와 반도체 장치(70)가 제공될 수 있다.
(제3 실시예)
도 10은 제3 실시예에 따른 실리콘 인터포저의 관통홀 전극의 주변에서의 구조를 나타낸 단면도이다. 이 실시예는 관통홀 전극(17)의 완충부에 충전된 도전성 재료는 서로 다른 도전성 재료(16A, 16B)가 적층되어 형성된 것을 특징으로 한다. 이 구조의 경우, 완충부의 탄성률이 관통홀 전극(17)의 노출면으로 갈수록 점차적으로 낮아지도록, 완충부를 구성하는 도전성 재료(16A, 16B)가 적층되는 것이 바람 직하다.
이 실시예에 따른 실리콘 인터포저(30)의 구성을 채용함으로써, 관통홀 전극(17)의 내측의 기부에 대한 완충부의 범위 내의 변형량의 구배(탄성률의 구배)가 완만해지고, 관통홀 전극(17) 자체의 신뢰성이 개선될 수 있다. 또한, 완충부로 이용되는 도전성 재료(16A, 16B)에 대한 선택의 수가 증가하므로, 이 구성은 바람직하다.
이 실시예에 따른 실리콘 인터포저(30)의 구성요소 이외의 구성요소도 또한 제1 실시예에 따른 실리콘 인터포저(30)의 설명을 위해 사용된 참조번호로써 지시되고, 여기서는 그 상세한 설명을 생략한다.
도 10에 나타낸 관통홀 전극(17)의 구성도 또한 당연히 제2 실시예에 따른 관통홀 전극(17)의 구성에 적용될 수 있다.
본 발명의 실시예에 따른 실리콘 인터포저(30)와, 그 실리콘 인터포저(30)를 결합한 반도체 장치 패키지(50) 및 반도체 장치(70)를 전술했지만, 본 발명은 전술한 실시예에 한정되는 것이 아니고, 본 발명의 기술적 범위 내에서 다른 실시예에도 또한 당연히 적용될 수 있다.
예를 들면, 본 실시예에서는, 도전성 재료를 관통홀(12)에 설치(충전)할 때에 전해 도금법을 이용한다. 그러나, 금속막(14)이 접합되는 측 상의 도전성 재료가 충전될 때에 전해 도금법이 이용될 수도 있고, 도전성 재료(미리 충전된 도전성 재료의 탄성률보다 낮은 탄성률을 갖는 도전성 재료)로 이루어진 미소한 입자를 함유한 도전성 페이스트가, 반도체 소자가 탑재된 측 상에 인쇄법을 이용하여 관통 홀(12)에 충전될 수도 있다. 관통홀 전극(17)을 평탄하게 하는 단계가 생략될 수 있기 때문에 전술한 바와 같이 관통홀(12)의 개구단 측 상에 인쇄법을 이용하는 것이 유리하다.
또한, 전술한 실시예에서는, 완충부에서 사용하는 도전성 재료의 예로서 솔더(16)를 들었지만, 솔더(16) 이외에도, 인듐, 주석, 비스무트 및 금으로 대표되는 소위 저탄성 도전성 재료가 완충부에 사용될 수 있다.
도 1a 내지 도 1d는 제1 실시예에 따른 실리콘 인터포저의 각 제조 단계에서 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 2a 내지 도 2d는 제1 실시예에 따른 실리콘 인터포저의 각 제조 단계에서 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 3a 내지 도 3d는 제1 실시예에 따른 실리콘 인터포저의 각 제조 단계에서 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 4a 내지 도 4d는 제1 실시예에 따른 실리콘 인터포저의 각 제조 단계에서 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 5a 및 도 5b는 제1 실시예에 따른 실리콘 인터포저의 각 제조 단계에서 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 6은 제1 실시예에 따른 실리콘 인터포저의 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 7은 제1 실시예에 따른 반도체 장치 패키지의 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 8은 제1 실시예에 따른 반도체 장치의 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 9는 제2 실시예에 따른 실리콘 인터포저의 관통홀 전극의 주변에서의 상태를 나타내는 단면도.
도 10은 제3 실시예에 따른 실시콘 인터포저의 관통홀 전극의 주변에서의 상 태를 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 실리콘 웨이퍼 12 : 관통홀
13 : 산화 실리콘 코팅 15 : 동
16, 35, 45 : 솔더 17 : 관통홀 전극
18 : 도금 시드층 19 : 솔더 레지스트
21 : 도체층 22 : 배선 패턴
23 : 절연막 24 : 다층 배선
30 : 실리콘 인터포저 32, 42 : 접속 패드
40 : 배선 기판 44 : 외부 접속 단자
50 : 반도체 장치 패키지 70 : 반도체 장치

Claims (10)

  1. 배선 기판과 반도체 소자 사이에 수용되어 상기 반도체 소자에 상기 배선 기판을 전기적으로 접속시키는 실리콘 인터포저로서,
    상기 반도체 소자에 상기 배선 기판을 전기적으로 접속시키는 관통홀 전극을 포함하고,
    상기 관통홀 전극은 기부(base section)와 완충부(buffer section)를 각각 포함하고,
    상기 완충부는 상기 기부의 도전성 재료의 탄성률보다 낮은 탄성률을 갖는 도전성 재료로 형성된 것을 특징으로 하는 실리콘 인터포저.
  2. 제 1 항에 있어서,
    상기 완충부는 다층으로 형성된 것을 특징으로 하는 실리콘 인터포저.
  3. 제 2 항에 있어서,
    상기 완충부 각각의 도전성 재료의 탄성률은, 상기 관통홀 전극의 노출면 측 상의 탄성률이 더 낮도록 설정된 것을 특징으로 하는 실리콘 인터포저.
  4. 제 1 항에 있어서,
    상기 완충부는 상기 반도체 소자가 탑재된 측 상에 설치된 것을 특징으로 하 는 실리콘 인터포저.
  5. 제 1 항에 있어서,
    상기 완충부의 도전성 재료는 솔더, 인듐, 주석, 비스무트 및 금 중 어느 하나로 이루어진 것을 특징으로 하는 실리콘 인터포저.
  6. 제 1 항에 있어서,
    상기 완충부는 전해 도금법(electrolytic plating method)에 의해 형성된 것을 특징으로 하는 실리콘 인터포저.
  7. 제 1 항에 있어서,
    상기 완충부는 페이스트 주입법(paste injection method)에 의해 형성된 것을 특징으로 하는 실리콘 인터포저.
  8. 제 1 항에 있어서,
    상기 완충부는 상기 관통홀 전극의 높이의 10 내지 20%의 범위 내의 높이를 갖도록 형성된 것을 특징으로 하는 실리콘 인터포저.
  9. 제 1 항에 따른 실리콘 인터포저와,
    상기 실리콘 인터포저에 전기적으로 접속된 배선 기판을 포함하는 것을 특징 으로 하는 반도체 장치 패키지.
  10. 반도체 소자와,
    상기 반도체 소자에 전기적으로 접속된 배선 기판과,
    이들 사이에 수용된 제 1 항에 따른 실리콘 인터포저를 포함하는 것을 특징으로 하는 반도체 장치.
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