JP2001035850A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001035850A JP2001035850A JP11205396A JP20539699A JP2001035850A JP 2001035850 A JP2001035850 A JP 2001035850A JP 11205396 A JP11205396 A JP 11205396A JP 20539699 A JP20539699 A JP 20539699A JP 2001035850 A JP2001035850 A JP 2001035850A
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Abstract
(57)【要約】
【課題】 化学気相蒸着（ＣＶＤ）によって配線層を形
成する場合においても、該配線層を下地材と強固に接合
することができる半導体装置及びその製造方法を提供す
る。 【解決手段】 基材１の表面に設けた微細な凹み５に化
学気相蒸着（ＣＶＤ）法によって良導体の金属８を埋込
んで形成した配線構造において、該配線構造は前記凹み
５の内表面の一部にスパッタリングによって被着した第
１の金属層７と、前記凹みに埋込んだ化学気相蒸着（Ｃ
ＶＤ）によって形成した第２の金属８とからなる。
成する場合においても、該配線層を下地材と強固に接合
することができる半導体装置及びその製造方法を提供す
る。 【解決手段】 基材１の表面に設けた微細な凹み５に化
学気相蒸着（ＣＶＤ）法によって良導体の金属８を埋込
んで形成した配線構造において、該配線構造は前記凹み
５の内表面の一部にスパッタリングによって被着した第
１の金属層７と、前記凹みに埋込んだ化学気相蒸着（Ｃ
ＶＤ）によって形成した第２の金属８とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に半導体基板の表面に形成した絶
縁膜に設けた微細な凹部に、銅（Ｃｕ）等の金属を充填
した埋込み配線構造を備えた半導体装置及びその製造方
法に関する。
の製造方法に係り、特に半導体基板の表面に形成した絶
縁膜に設けた微細な凹部に、銅（Ｃｕ）等の金属を充填
した埋込み配線構造を備えた半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】半導体基板上に配線回路を形成するため
の金属材料としては、アルミニウムまたはアルミニウム
合金が一般に用いられているが、近年、銅を用いる動き
が顕著となっている。これは、銅の電気抵抗率は、１．
７２μΩｃｍとアルミニウムの電気抵抗率より４０％近
く低いので、信号遅延現象に対して有利となるばかりで
なく、銅のエレクトロマイグレーション耐性が現用のア
ルミニウムより遙かに高く、しかもアルミニウムの場合
よりもデュアルダマシンプロセスを採用し易いので、複
雑で微細な多層配線構造を相対的に安価に製造できる可
能性が高い等の理由による。
の金属材料としては、アルミニウムまたはアルミニウム
合金が一般に用いられているが、近年、銅を用いる動き
が顕著となっている。これは、銅の電気抵抗率は、１．
７２μΩｃｍとアルミニウムの電気抵抗率より４０％近
く低いので、信号遅延現象に対して有利となるばかりで
なく、銅のエレクトロマイグレーション耐性が現用のア
ルミニウムより遙かに高く、しかもアルミニウムの場合
よりもデュアルダマシンプロセスを採用し易いので、複
雑で微細な多層配線構造を相対的に安価に製造できる可
能性が高い等の理由による。
【０００３】ここで、デュアルダマシン法によって配線
溝とコンタクトホールに同時に銅等の金属を埋込む方法
としては、化学気相蒸着（ＣＶＤ）、スパッタリフ
ロー、めっきの３つの手法がある。これらの手法のう
ち、めっき法は、微細な凹部内への埋込み性が良く、比
較的容易で安価なプロセスによって安定した埋込みを可
能とするので、少なくとも０．１８μｍ世代でこれを半
導体量産ラインに組み込むことは常識化しつつある。
溝とコンタクトホールに同時に銅等の金属を埋込む方法
としては、化学気相蒸着（ＣＶＤ）、スパッタリフ
ロー、めっきの３つの手法がある。これらの手法のう
ち、めっき法は、微細な凹部内への埋込み性が良く、比
較的容易で安価なプロセスによって安定した埋込みを可
能とするので、少なくとも０．１８μｍ世代でこれを半
導体量産ラインに組み込むことは常識化しつつある。
【０００４】しかしながら、〜のうちのスパッタ
リフロー及び、メッキは現状よりも更に微細な凹み
（例えば開口幅が０．１５μｍ以下でアスペクト比が６
以上）に健全に埋込むことは難しい。その主たる理由と
してについてはスパッタされた原子が直進性を持って
いるので、深く微細な凹みへの埋込み・被覆が著しく困
難になることに起因している。
リフロー及び、メッキは現状よりも更に微細な凹み
（例えば開口幅が０．１５μｍ以下でアスペクト比が６
以上）に健全に埋込むことは難しい。その主たる理由と
してについてはスパッタされた原子が直進性を持って
いるので、深く微細な凹みへの埋込み・被覆が著しく困
難になることに起因している。
【０００５】更に、メッキの場合も、その前段階とし
て主にスパッタリング成膜を用いて、メッキ反応を開始
するための下地（シード層）を形成する工程が不可欠な
ので、スパッタリングによるシード層の成膜工程は必須
のものとなっている。前述のようにスパッタリング成膜
を用いると、対象とする凹みが細く深い場合、主として
スパッタされた原子の直進性の要因から、連続した平滑
膜状のシード層形成が凹み内の位置によっては不十分に
しか出来ない。その結果、それに続くメッキ埋込みはほ
とんどの場合不健全で欠陥の多いものになる。
て主にスパッタリング成膜を用いて、メッキ反応を開始
するための下地（シード層）を形成する工程が不可欠な
ので、スパッタリングによるシード層の成膜工程は必須
のものとなっている。前述のようにスパッタリング成膜
を用いると、対象とする凹みが細く深い場合、主として
スパッタされた原子の直進性の要因から、連続した平滑
膜状のシード層形成が凹み内の位置によっては不十分に
しか出来ない。その結果、それに続くメッキ埋込みはほ
とんどの場合不健全で欠陥の多いものになる。
【０００６】そこで、狭い凹み内に良導体を確実に埋込
むためにの化学気相蒸着（ＣＶＤ）法による成膜技術
を利用することが必然的に重要と考えられる。化学気相
蒸着（ＣＶＤ）法では基材を真空状態に置いて、これに
ガス状の、又は蒸気化した原料を接触するので、微細な
深い凹み内部に必要十分な量の原料が流入し、所望の一
様な金属埋込みが出来る。即ち、良好な段差被覆性が得
られ、これが化学気相蒸着（ＣＶＤ）の最大の利点と考
えられる。その反面、化学気相蒸着（ＣＶＤ）の欠点と
しては堆積・埋込み層の品質が悪い。即ち、導電性が低
く、結晶粒径が小さく、且つ一般的な傾向として、形成
した堆積膜の下地との接合力が他の方法による場合のそ
れに比べ極めて低いという問題がある。
むためにの化学気相蒸着（ＣＶＤ）法による成膜技術
を利用することが必然的に重要と考えられる。化学気相
蒸着（ＣＶＤ）法では基材を真空状態に置いて、これに
ガス状の、又は蒸気化した原料を接触するので、微細な
深い凹み内部に必要十分な量の原料が流入し、所望の一
様な金属埋込みが出来る。即ち、良好な段差被覆性が得
られ、これが化学気相蒸着（ＣＶＤ）の最大の利点と考
えられる。その反面、化学気相蒸着（ＣＶＤ）の欠点と
しては堆積・埋込み層の品質が悪い。即ち、導電性が低
く、結晶粒径が小さく、且つ一般的な傾向として、形成
した堆積膜の下地との接合力が他の方法による場合のそ
れに比べ極めて低いという問題がある。
【０００７】特に後者の接合力が低いという現象は、同
じ気相状態からの成膜であるスパッタリング法と比べ、
原料（成膜分子）の持つエネルギが非常に小さいことに
起因している。この点に関しては、真空蒸着原子の持つ
エネルギはスパッタ原子のそれの１００分の１以下、或
いは、約５０分の１以下という見方がある。ここで、Ｃ
ＶＤの場合、成膜に寄与する分子のエネルギーは真空蒸
着の場合のそれと同等と考えられるので、スパッタリン
グの場合とは大きな差違がある。又、下地のバリヤ層材
料が化学的に極端に安定であって、外界から接した元素
との相互拡散による固溶体形成や化合物形成ができにく
いことにも起因して生じている。
じ気相状態からの成膜であるスパッタリング法と比べ、
原料（成膜分子）の持つエネルギが非常に小さいことに
起因している。この点に関しては、真空蒸着原子の持つ
エネルギはスパッタ原子のそれの１００分の１以下、或
いは、約５０分の１以下という見方がある。ここで、Ｃ
ＶＤの場合、成膜に寄与する分子のエネルギーは真空蒸
着の場合のそれと同等と考えられるので、スパッタリン
グの場合とは大きな差違がある。又、下地のバリヤ層材
料が化学的に極端に安定であって、外界から接した元素
との相互拡散による固溶体形成や化合物形成ができにく
いことにも起因して生じている。
【０００８】下地の材料と配線金属層との相互間の接合
が弱く密着性が低い場合、以下の２点の重大な不具合が
生じる。即ち、 表面平坦化（ＣＭＰによる研摩）工程で負荷する機械
的外力によって、配線部分が凹み内部で移動したり剥離
・脱落したりする危険性が大きい。更に、 銅表面ではアルミニウムの場合と異なって安定な酸化
膜の形成が困難なので、下地との界面が分離して銅表面
が露出すると、新しい表面に沿って銅原子が移動し易く
なる結果、エレクトロマイグレーション耐性を損なう度
合が大きくなる。
が弱く密着性が低い場合、以下の２点の重大な不具合が
生じる。即ち、 表面平坦化（ＣＭＰによる研摩）工程で負荷する機械
的外力によって、配線部分が凹み内部で移動したり剥離
・脱落したりする危険性が大きい。更に、 銅表面ではアルミニウムの場合と異なって安定な酸化
膜の形成が困難なので、下地との界面が分離して銅表面
が露出すると、新しい表面に沿って銅原子が移動し易く
なる結果、エレクトロマイグレーション耐性を損なう度
合が大きくなる。
【０００９】したがって、銅を用いた配線構造における
金属と配線層が互いに密着し、高い接合力を保持するこ
とは極めて重要な条件となっている。にも拘らず、実際
の製造プロセスに於いて、特に導電材料を化学気相蒸着
法（ＣＶＤ）によって堆積・埋込みする場合、その接合
力は一般にほとんど零に等しくなることが経験から明ら
かとなっている。
金属と配線層が互いに密着し、高い接合力を保持するこ
とは極めて重要な条件となっている。にも拘らず、実際
の製造プロセスに於いて、特に導電材料を化学気相蒸着
法（ＣＶＤ）によって堆積・埋込みする場合、その接合
力は一般にほとんど零に等しくなることが経験から明ら
かとなっている。
【００１０】
【発明が解決しようとする課題】本発明は上述した事情
に鑑みて為されたもので、化学気相蒸着（ＣＶＤ）によ
って配線層を形成する場合においても、該配線層を下地
材と強固に接合することができる半導体装置及びその製
造方法を提供することを目的とする。
に鑑みて為されたもので、化学気相蒸着（ＣＶＤ）によ
って配線層を形成する場合においても、該配線層を下地
材と強固に接合することができる半導体装置及びその製
造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の本発明
は、基材の表面に設けた微細な凹みに化学気相蒸着（Ｃ
ＶＤ）法によって良導体の金属を埋込んで形成した配線
構造において、該配線構造は前記凹みの内表面の一部に
スパッタリングによって被着した第１の金属層と、前記
凹みに埋込まれた化学気相蒸着（ＣＶＤ）によって形成
した第２の金属とからなることを特徴とする半導体装置
である。
は、基材の表面に設けた微細な凹みに化学気相蒸着（Ｃ
ＶＤ）法によって良導体の金属を埋込んで形成した配線
構造において、該配線構造は前記凹みの内表面の一部に
スパッタリングによって被着した第１の金属層と、前記
凹みに埋込まれた化学気相蒸着（ＣＶＤ）によって形成
した第２の金属とからなることを特徴とする半導体装置
である。
【００１２】上述した本発明によれば、凹みの内表面の
一部にスパッタリングによって被着した第１の金属層
は、凹みに埋め込まれた化学気相蒸着（ＣＶＤ）によっ
て形成した第２の金属と強固に接合する。一方で、スパ
ッタリングによって被着した第１の金属層は、凹みの内
表面に形成したバリヤ層に強固に接合する。従って、微
細なアスペクト比の高い凹みに化学気相蒸着（ＣＶＤ）
によって埋め込んだ第２の金属は、凹み内に強固に固定
され、熱応力が生じた場合でも、又化学機械研摩によっ
て機械的荷重が印加した場合でも、凹みの内壁面から剥
がれてしまうという問題を防止出来る。
一部にスパッタリングによって被着した第１の金属層
は、凹みに埋め込まれた化学気相蒸着（ＣＶＤ）によっ
て形成した第２の金属と強固に接合する。一方で、スパ
ッタリングによって被着した第１の金属層は、凹みの内
表面に形成したバリヤ層に強固に接合する。従って、微
細なアスペクト比の高い凹みに化学気相蒸着（ＣＶＤ）
によって埋め込んだ第２の金属は、凹み内に強固に固定
され、熱応力が生じた場合でも、又化学機械研摩によっ
て機械的荷重が印加した場合でも、凹みの内壁面から剥
がれてしまうという問題を防止出来る。
【００１３】ここで、前記第１の金属と第２の金属と
は、同材質の金属であることが好ましい。これにより、
化学気相蒸着（ＣＶＤ）によって形成した第２の金属層
は、スパッタリングによって被着した第１の金属層と同
材質であるので、容易に強固な接合を形成することがで
きる。
は、同材質の金属であることが好ましい。これにより、
化学気相蒸着（ＣＶＤ）によって形成した第２の金属層
は、スパッタリングによって被着した第１の金属層と同
材質であるので、容易に強固な接合を形成することがで
きる。
【００１４】又、前記第１の金属層を形成した凹みの一
部は、該凹みがアスペクト比の高い凹みである場合に
は、該凹みの入口近傍の内表面だけでもよい。これによ
り、通常のスパッタリング装置を用いることが可能とな
る。そして、部分的なスパッタリング成膜でも十分な接
合力が生じることから、深い凹み内に埋め込まれた化学
気相蒸着（ＣＶＤ）によって形成された金属を凹み内に
十分な接着力で固定することができる。
部は、該凹みがアスペクト比の高い凹みである場合に
は、該凹みの入口近傍の内表面だけでもよい。これによ
り、通常のスパッタリング装置を用いることが可能とな
る。そして、部分的なスパッタリング成膜でも十分な接
合力が生じることから、深い凹み内に埋め込まれた化学
気相蒸着（ＣＶＤ）によって形成された金属を凹み内に
十分な接着力で固定することができる。
【００１５】又、化学気相蒸着（ＣＶＤ）時の基材温度
が常温まで降下したときの該配線構成部材間の熱膨張率
差に起因して生じる界面破壊応力をσｓｋｇｆ／ｍ
ｍ２、スパッタリング成膜した前記第１の金属層と前記
化学気相蒸着（ＣＶＤ）により埋込みまれた第２の金属
との間の接合強度をσＢＪｋｇｆ／ｍｍ２とした場合
に、前記第１の金属層を形成する部分の前記凹みの全内
表面に対する面積比を、 （σｓ／σＢＪ）／｛（σｓ／σＢＪ）＋１｝ より大きくすることが好ましい。これにより、凹み内の
内表面の全面積に対して、１０〜２０％程度の面積に、
スパッタリングによる金属層を被着することによって、
アスペクト比の高い深い凹み内に埋め込まれた化学気相
蒸着（ＣＶＤ）による第２の金属を安定に固定すること
ができる。
が常温まで降下したときの該配線構成部材間の熱膨張率
差に起因して生じる界面破壊応力をσｓｋｇｆ／ｍ
ｍ２、スパッタリング成膜した前記第１の金属層と前記
化学気相蒸着（ＣＶＤ）により埋込みまれた第２の金属
との間の接合強度をσＢＪｋｇｆ／ｍｍ２とした場合
に、前記第１の金属層を形成する部分の前記凹みの全内
表面に対する面積比を、 （σｓ／σＢＪ）／｛（σｓ／σＢＪ）＋１｝ より大きくすることが好ましい。これにより、凹み内の
内表面の全面積に対して、１０〜２０％程度の面積に、
スパッタリングによる金属層を被着することによって、
アスペクト比の高い深い凹み内に埋め込まれた化学気相
蒸着（ＣＶＤ）による第２の金属を安定に固定すること
ができる。
【００１６】請求項５に記載の本発明の半導体装置の製
造方法は、基板の表面に配設された絶縁材にアスペクト
比の高い凹みを形成し、該凹みの内表面にバリヤ層を形
成し、スパッタリングにより前記凹みの内表面の一部に
第１の金属層を形成し、化学気相蒸着（ＣＶＤ）により
前記凹みの内部に第２の金属を埋込み、該埋込まれた第
２の金属は前記第１の金属層にその一部が接触すると共
に前記バリヤ層にその残余の部分が接触するようにした
ことを特徴とする。
造方法は、基板の表面に配設された絶縁材にアスペクト
比の高い凹みを形成し、該凹みの内表面にバリヤ層を形
成し、スパッタリングにより前記凹みの内表面の一部に
第１の金属層を形成し、化学気相蒸着（ＣＶＤ）により
前記凹みの内部に第２の金属を埋込み、該埋込まれた第
２の金属は前記第１の金属層にその一部が接触すると共
に前記バリヤ層にその残余の部分が接触するようにした
ことを特徴とする。
【００１７】これにより、スパッタリング及び化学気相
蒸着（ＣＶＤ）等の現状で利用可能な技術を用いて、ア
スペクト比の高い微細な凹み内に、銅（Ｃｕ）による埋
込み配線を健全に形成することができる。この埋込み配
線は、埋込んだ金属が化学気相蒸着（ＣＶＤ）法によっ
て形成されるため、メッキ法或いはスパッタリフロー法
では到底実現困難なレベルの極めて微細な凹み内充填を
も可能とするものであって、更に凹み内の下地に対して
十分な接合力で固定することが出来る。
蒸着（ＣＶＤ）等の現状で利用可能な技術を用いて、ア
スペクト比の高い微細な凹み内に、銅（Ｃｕ）による埋
込み配線を健全に形成することができる。この埋込み配
線は、埋込んだ金属が化学気相蒸着（ＣＶＤ）法によっ
て形成されるため、メッキ法或いはスパッタリフロー法
では到底実現困難なレベルの極めて微細な凹み内充填を
も可能とするものであって、更に凹み内の下地に対して
十分な接合力で固定することが出来る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態の半
導体装置の製造方法の概念を工程順に示すものである。
を参照して説明する。図１は、本発明の実施の形態の半
導体装置の製造方法の概念を工程順に示すものである。
【００１９】図１は、半導体基板の表面に銅の化学気相
蒸着（ＣＶＤ）を施して、銅からなる配線が形成された
半導体装置を得るのに使用される基本工程を示す。即
ち、半導体基板１には、図１（ａ）に示すように、半導
体素子に接続した導電層１ａの上にＳｉＯ２からなる絶
縁膜２が堆積され、リソグラフィ・エッチング技術によ
りコンタクトホール３と配線用の溝４とからなる微細な
凹み５が形成され、その上にＴａＮ等からなる拡散抑制
（バリヤ）層６が形成されている。バリヤ層形成材料と
しては、タンタル（Ｔａ）、又はチタン（Ｔｉ）、又は
タングステン（Ｗ）等の単体金属か、又はこれら単体金
属の夫々の窒化物又は、窒珪化物が好適である。
蒸着（ＣＶＤ）を施して、銅からなる配線が形成された
半導体装置を得るのに使用される基本工程を示す。即
ち、半導体基板１には、図１（ａ）に示すように、半導
体素子に接続した導電層１ａの上にＳｉＯ２からなる絶
縁膜２が堆積され、リソグラフィ・エッチング技術によ
りコンタクトホール３と配線用の溝４とからなる微細な
凹み５が形成され、その上にＴａＮ等からなる拡散抑制
（バリヤ）層６が形成されている。バリヤ層形成材料と
しては、タンタル（Ｔａ）、又はチタン（Ｔｉ）、又は
タングステン（Ｗ）等の単体金属か、又はこれら単体金
属の夫々の窒化物又は、窒珪化物が好適である。
【００２０】次に、（ｂ）に示すように、スパッタリン
グにより銅（Ｃｕ）層７を被着する。この銅（Ｃｕ）層
７は、通常のスパッタリングによって行うことが可能で
あり、深い凹み５の比較的入口近傍にのみ形成すればよ
い。そして、この銅層７はスパッタリングによって形成
するため、強固に下地のバリヤ層６に接合する。
グにより銅（Ｃｕ）層７を被着する。この銅（Ｃｕ）層
７は、通常のスパッタリングによって行うことが可能で
あり、深い凹み５の比較的入口近傍にのみ形成すればよ
い。そして、この銅層７はスパッタリングによって形成
するため、強固に下地のバリヤ層６に接合する。
【００２１】スパッタリングによる飛しょう原子のエネ
ルギは１０−３０ｅＶ程度と高いのに対し、化学気相蒸
着（ＣＶＤ）によるそれは真空蒸着のそれと同程度と考
えると０．２ｅＶ以下と非常に低くなっている。原子の
エネルギが１０−３０ｅＶのときは基板の表面から深さ
２〜３Åの位置まで侵入することが出来るので、バリヤ
層表面のように化学的に安定で接合性の低い部材でも、
スパッタリングによれば十分強固な原子層の接合が可能
となる。
ルギは１０−３０ｅＶ程度と高いのに対し、化学気相蒸
着（ＣＶＤ）によるそれは真空蒸着のそれと同程度と考
えると０．２ｅＶ以下と非常に低くなっている。原子の
エネルギが１０−３０ｅＶのときは基板の表面から深さ
２〜３Åの位置まで侵入することが出来るので、バリヤ
層表面のように化学的に安定で接合性の低い部材でも、
スパッタリングによれば十分強固な原子層の接合が可能
となる。
【００２２】そして、図１（ｃ）に示すように、前記半
導体基板１の表面に化学気相蒸着（ＣＶＤ）を施すこと
によって、半導体基材１の凹部５内に銅８を充填すると
共に、拡散抑制（バリヤ）層６上に銅８を堆積する。そ
の後、化学機械研摩（ＣＭＰ）により、拡散抑制（バリ
ヤ）層６上の銅８、及び該拡散抑制（バリヤ）層６を除
去して、コンタクトホール３および配線用の溝４に充填
した銅８の表面と絶縁膜２の表面とをほぼ同一平面にす
る。これにより、図１（ｄ）に示すように銅８からなる
埋込み配線を形成する。
導体基板１の表面に化学気相蒸着（ＣＶＤ）を施すこと
によって、半導体基材１の凹部５内に銅８を充填すると
共に、拡散抑制（バリヤ）層６上に銅８を堆積する。そ
の後、化学機械研摩（ＣＭＰ）により、拡散抑制（バリ
ヤ）層６上の銅８、及び該拡散抑制（バリヤ）層６を除
去して、コンタクトホール３および配線用の溝４に充填
した銅８の表面と絶縁膜２の表面とをほぼ同一平面にす
る。これにより、図１（ｄ）に示すように銅８からなる
埋込み配線を形成する。
【００２３】尚、基板上に薄膜を形成した場合、一般的
に薄膜には応力が生じるが、応力発生機構には２つが考
えられる。その一つは熱応力であり、膜同士又は膜と基
板の熱膨張係数の差によって発生する。他方、薄膜はそ
の成長条件に特有の応力を生じることが判っており、こ
れを内部応力（詳細な発生メカニズムは未解明）とい
い、普通成膜温度が低いほど高くなる。以上によって薄
膜に生じる全応力は、熱応力と内部応力を加算したもの
になる。また、本発明の場合、化学気相蒸着（ＣＶＤ）
による膜の形成は高温で実施されるので、内部応力より
も熱応力の方を重視する必要がある。
に薄膜には応力が生じるが、応力発生機構には２つが考
えられる。その一つは熱応力であり、膜同士又は膜と基
板の熱膨張係数の差によって発生する。他方、薄膜はそ
の成長条件に特有の応力を生じることが判っており、こ
れを内部応力（詳細な発生メカニズムは未解明）とい
い、普通成膜温度が低いほど高くなる。以上によって薄
膜に生じる全応力は、熱応力と内部応力を加算したもの
になる。また、本発明の場合、化学気相蒸着（ＣＶＤ）
による膜の形成は高温で実施されるので、内部応力より
も熱応力の方を重視する必要がある。
【００２４】次に、図２乃至図４を参照してスパッタリ
ングによる金属層の接合効果を説明する。化学気相蒸着
（ＣＶＤ）による埋込みに用いる導電体の金属として銅
（Ｃｕ）を、予め凹み内の一部にスパッタリング成膜す
る金属層の材料も同じく銅（Ｃｕ）を選ぶ場合を例とし
て述べる。考察対象とする凹み内表面と埋込み導電路の
境界部を剥離、破壊する機構として種々のモデルが考え
られるが、ここでは、簡単のためこれを異なる物質の熱
膨張率の違いに基づく熱応力に限定して検討を行う。
ングによる金属層の接合効果を説明する。化学気相蒸着
（ＣＶＤ）による埋込みに用いる導電体の金属として銅
（Ｃｕ）を、予め凹み内の一部にスパッタリング成膜す
る金属層の材料も同じく銅（Ｃｕ）を選ぶ場合を例とし
て述べる。考察対象とする凹み内表面と埋込み導電路の
境界部を剥離、破壊する機構として種々のモデルが考え
られるが、ここでは、簡単のためこれを異なる物質の熱
膨張率の違いに基づく熱応力に限定して検討を行う。
【００２５】図２（ａ）は基板上に堆積した二酸化珪素
（ＳｉＯ２）膜の溝状の凹み内部に化学気相蒸着（ＣＶ
Ｄ）によって銅（Ｃｕ）の導電路を埋込んだ直後の状況
を示す。なお凹み表面にはＴａＮから成るバリヤ層が予
め敷設してある。化学気相蒸着（ＣＶＤ）時の基材温度
をｔ１℃、降温後常温に達したときの温度をｔ２℃（常
温）とすると、冷却されて常温に達した場合、銅の収縮
量が相対的に大きいので凹みと導電路の境界付近に熱応
力Ｆを生じ、これが甚しいときは、図２（ｂ）に示すよ
うに、界面で剥離や、き裂等を生じることによって接合
が破壊するに至る。
（ＳｉＯ２）膜の溝状の凹み内部に化学気相蒸着（ＣＶ
Ｄ）によって銅（Ｃｕ）の導電路を埋込んだ直後の状況
を示す。なお凹み表面にはＴａＮから成るバリヤ層が予
め敷設してある。化学気相蒸着（ＣＶＤ）時の基材温度
をｔ１℃、降温後常温に達したときの温度をｔ２℃（常
温）とすると、冷却されて常温に達した場合、銅の収縮
量が相対的に大きいので凹みと導電路の境界付近に熱応
力Ｆを生じ、これが甚しいときは、図２（ｂ）に示すよ
うに、界面で剥離や、き裂等を生じることによって接合
が破壊するに至る。
【００２６】次に図３に示すモデルに従って、熱応力の
概算を行う。銅（Ｃｕ）と二酸化珪素（ＳｉＯ２）の熱
膨張率（線膨張率）を夫々αＣｕ、αＳｉＯ２とする
と、基板全体が温度ｔ２℃に達したとき、銅（Ｃｕ）は
二酸化珪素（ＳｉＯ２）よりもはるかに収縮量が大きく
なり、そのときの銅側に生じる真直歪εＣｕ（公称歪）
は次式（１）のようになる。 εＣｕ＝（αＣｕ−αＳｉＯ２）（ｔ１−ｔ２） （１）
概算を行う。銅（Ｃｕ）と二酸化珪素（ＳｉＯ２）の熱
膨張率（線膨張率）を夫々αＣｕ、αＳｉＯ２とする
と、基板全体が温度ｔ２℃に達したとき、銅（Ｃｕ）は
二酸化珪素（ＳｉＯ２）よりもはるかに収縮量が大きく
なり、そのときの銅側に生じる真直歪εＣｕ（公称歪）
は次式（１）のようになる。 εＣｕ＝（αＣｕ−αＳｉＯ２）（ｔ１−ｔ２） （１）
【００２７】一方、銅材料の応力−歪曲線（真応力−対
数歪）は図４のようになり、これは近似的に式（２）の
ように記述出来る。 σ＝Ｆεｎ （２） 但し、σ：真応力、ε：対数歪である。今、バリヤ層と
導電路の界面に作用する剥離力（Ｆ）と、予め、スパッ
タリングによって敷設した銅層と化学気相蒸着（ＣＶ
Ｄ）による埋込み銅との間に働く接合力（Ｇ）を考え、
前述の界面損傷に起因する不都合を抑止するための必要
十分条件として、 接合力（Ｇ）＞剥離力（Ｆ） となるようにすれば良い。
数歪）は図４のようになり、これは近似的に式（２）の
ように記述出来る。 σ＝Ｆεｎ （２） 但し、σ：真応力、ε：対数歪である。今、バリヤ層と
導電路の界面に作用する剥離力（Ｆ）と、予め、スパッ
タリングによって敷設した銅層と化学気相蒸着（ＣＶ
Ｄ）による埋込み銅との間に働く接合力（Ｇ）を考え、
前述の界面損傷に起因する不都合を抑止するための必要
十分条件として、 接合力（Ｇ）＞剥離力（Ｆ） となるようにすれば良い。
【００２８】図３に示すモデルで紙面に垂直方向の奥行
をｄｍｍ、溝深さをＬｍｍ、スパッタリングによる金属
層７の長さをＬ２ｍｍとしたとき、Ｆ＜Ｇの条件は、具
体的には Ｌ１ｄσｓ＜Ｌ２ｄσＢＪ と表現できる。ここで、Ｌ１＋Ｌ２＝Ｌなので、金属層
７部分の面積比ｄＬ２／ｄＬ＝Ｌ２／Ｌは次式（３）の
ように記述出来る。 Ｌ２／Ｌ＞（σｓ＞σＢＪ）／（σｓ／σＢＪ＋１） （３） ここで、スパッタリングによる金属層７及び埋込み金属
８として共に銅（Ｃｕ）を用いているので、銅（Ｃｕ）
と二酸化珪素（ＳｉＯ２）の熱膨張係数はそれぞれ以下
のようになる。 αＣｕ＝１．６５×１０−５／Ｋ（２０℃） αＳｉＯ２＝４〜５．５×１０−７／Ｋ（２０℃，溶融
石英）
をｄｍｍ、溝深さをＬｍｍ、スパッタリングによる金属
層７の長さをＬ２ｍｍとしたとき、Ｆ＜Ｇの条件は、具
体的には Ｌ１ｄσｓ＜Ｌ２ｄσＢＪ と表現できる。ここで、Ｌ１＋Ｌ２＝Ｌなので、金属層
７部分の面積比ｄＬ２／ｄＬ＝Ｌ２／Ｌは次式（３）の
ように記述出来る。 Ｌ２／Ｌ＞（σｓ＞σＢＪ）／（σｓ／σＢＪ＋１） （３） ここで、スパッタリングによる金属層７及び埋込み金属
８として共に銅（Ｃｕ）を用いているので、銅（Ｃｕ）
と二酸化珪素（ＳｉＯ２）の熱膨張係数はそれぞれ以下
のようになる。 αＣｕ＝１．６５×１０−５／Ｋ（２０℃） αＳｉＯ２＝４〜５．５×１０−７／Ｋ（２０℃，溶融
石英）
【００２９】安全側をとりαＳｉＯ２＝４×１０−７／
Ｋとし、化学気相蒸着（ＣＶＤ）成膜時の基材温度ｔ２
＝１８０℃、ｔ１＝２０℃とすれば式（１）から εＣｕ＝２．５７６×１０−３ （１）’ となり、このとき式（２）の対数歪εは定義から式
（４）のようになる。 ε＝ｌｎ（１＋２．５７６×１０−３） ∴ε＝２．５７３×１０−３ （４）
Ｋとし、化学気相蒸着（ＣＶＤ）成膜時の基材温度ｔ２
＝１８０℃、ｔ１＝２０℃とすれば式（１）から εＣｕ＝２．５７６×１０−３ （１）’ となり、このとき式（２）の対数歪εは定義から式
（４）のようになる。 ε＝ｌｎ（１＋２．５７６×１０−３） ∴ε＝２．５７３×１０−３ （４）
【００３０】式（２）に於いて材質が銅のときＦ＝２
６．３、ｎ＝０．３５となるので、式（２）に、この数
値と式（４）を代入すると真応力 σ＝２６．３×（２．５７３×１０−３）０．３５＝
３．２６ｋｇｆ／ｍｍ ２ を得る。
６．３、ｎ＝０．３５となるので、式（２）に、この数
値と式（４）を代入すると真応力 σ＝２６．３×（２．５７３×１０−３）０．３５＝
３．２６ｋｇｆ／ｍｍ ２ を得る。
【００３１】ここで、スパッタリングによる銅層と化学
気相蒸着（ＣＶＤ）による埋込み銅の間に働く接合力と
しては、この両者が強固な金属結合をしたと仮定する
と、図４から少なくとも σＢＪ＝２５ｋｇｆ／ｍｍ２ 程度にはなると考えられる。
気相蒸着（ＣＶＤ）による埋込み銅の間に働く接合力と
しては、この両者が強固な金属結合をしたと仮定する
と、図４から少なくとも σＢＪ＝２５ｋｇｆ／ｍｍ２ 程度にはなると考えられる。
【００３２】したがって、式（３）に上述のσとσＢＪ
の値を代入すればスパッタリングによる金属層部分の面
積比：Ｌ２／Ｌは次式（５）のようになる。 Ｌ２／Ｌ＞ ３．２６／２５／（３．２６／２５＋１） ∴Ｌ２／Ｌ＞０．１１５４ （５） つまり、溝の全深さの１２％程度のスパッタリング金属
層が予め敷設してあれば、埋込み銅部分の熱応力に起因
して起る脱離を防止することが可能になる。
の値を代入すればスパッタリングによる金属層部分の面
積比：Ｌ２／Ｌは次式（５）のようになる。 Ｌ２／Ｌ＞ ３．２６／２５／（３．２６／２５＋１） ∴Ｌ２／Ｌ＞０．１１５４ （５） つまり、溝の全深さの１２％程度のスパッタリング金属
層が予め敷設してあれば、埋込み銅部分の熱応力に起因
して起る脱離を防止することが可能になる。
【００３３】前述のようにスパッタリング成膜の場合、
膜を形成すべき原子が直進性を持つ結果、幅が狭く極度
に深い凹みの底部近くまでは膜成長が困難なことは言う
までもない。然るに、本発明では凹みの深奥部までの成
膜・被覆と異なり、凹み入口付近の特定面部分だけにス
パッタ原子が到達するだけで、十分目的を遂げることが
できるので、スパッタリング成膜に特有の段差被覆性の
悪さは本発明に於いて何等不都合を生じることは無い。
膜を形成すべき原子が直進性を持つ結果、幅が狭く極度
に深い凹みの底部近くまでは膜成長が困難なことは言う
までもない。然るに、本発明では凹みの深奥部までの成
膜・被覆と異なり、凹み入口付近の特定面部分だけにス
パッタ原子が到達するだけで、十分目的を遂げることが
できるので、スパッタリング成膜に特有の段差被覆性の
悪さは本発明に於いて何等不都合を生じることは無い。
【００３４】スパッタリングによる金属層とそれに引続
く化学気相蒸着（ＣＶＤ）による埋込み金属配線とは、
どちらも真空環境で形成出来るプロセスなので、図５に
示すマルチチャンバ方式の複合クラスタツール、或はロ
ードロックを介した個別成膜装置間の基材受渡しによっ
て一連の工程の途中で該基材を大気に曝すことなく実施
できるので、接合力の強い構造を形成するのに都合が良
い。
く化学気相蒸着（ＣＶＤ）による埋込み金属配線とは、
どちらも真空環境で形成出来るプロセスなので、図５に
示すマルチチャンバ方式の複合クラスタツール、或はロ
ードロックを介した個別成膜装置間の基材受渡しによっ
て一連の工程の途中で該基材を大気に曝すことなく実施
できるので、接合力の強い構造を形成するのに都合が良
い。
【００３５】図５は成膜装置の一例の概要を示す図であ
り、中央にロボット室１０が配置され、その周囲にＴａ
Ｎ、Ｃｕ等を成膜する化学気相蒸着（ＣＶＤ）成膜室１
１、スパッタリング成膜室１２、熱処理室１３、冷却室
１４、待機室１５、ロードロック室１６の処理室が配置
されている。半導体ウェハ等の基材は保管室１７からロ
ードロック室を介して中央ロボット室１０に配置された
ロボットにより、工程実行上必要な処理室内に搬入し、
更に必要に応じてそれぞれの処理室間を移動する。各室
はいずれも真空排気系とゲートバルブを備え、大気と隔
離した状態で処理が行なわれるようになっている。化学
気相蒸着（ＣＶＤ）成膜室１２においては、原料供給源
１９から原料ガスが供給され、スパッタリング成膜室及
び熱処理室においても雰囲気を形成するガスがガス源２
０から供給される。
り、中央にロボット室１０が配置され、その周囲にＴａ
Ｎ、Ｃｕ等を成膜する化学気相蒸着（ＣＶＤ）成膜室１
１、スパッタリング成膜室１２、熱処理室１３、冷却室
１４、待機室１５、ロードロック室１６の処理室が配置
されている。半導体ウェハ等の基材は保管室１７からロ
ードロック室を介して中央ロボット室１０に配置された
ロボットにより、工程実行上必要な処理室内に搬入し、
更に必要に応じてそれぞれの処理室間を移動する。各室
はいずれも真空排気系とゲートバルブを備え、大気と隔
離した状態で処理が行なわれるようになっている。化学
気相蒸着（ＣＶＤ）成膜室１２においては、原料供給源
１９から原料ガスが供給され、スパッタリング成膜室及
び熱処理室においても雰囲気を形成するガスがガス源２
０から供給される。
【００３６】
【発明の効果】以上説明したように本発明によれば、凹
みの一部に、スパッタリングによって被着した金属層を
設け、その後に、化学気相蒸着（ＣＶＤ）によって金属
を凹み内に埋込むことによって、埋込み配線層の下地と
の接合性を著しく改善することができる。これにより、
化学気相蒸着（ＣＶＤ）により形成した、段差被覆性の
良好な銅（Ｃｕ）材等の埋込み配線と下地間との密着性
が悪いという不具合を解決することができる。
みの一部に、スパッタリングによって被着した金属層を
設け、その後に、化学気相蒸着（ＣＶＤ）によって金属
を凹み内に埋込むことによって、埋込み配線層の下地と
の接合性を著しく改善することができる。これにより、
化学気相蒸着（ＣＶＤ）により形成した、段差被覆性の
良好な銅（Ｃｕ）材等の埋込み配線と下地間との密着性
が悪いという不具合を解決することができる。
【図１】本発明の実施の形態の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図２】埋込み金属と下地層との接合力及び解離力を示
す断面図である。
す断面図である。
【図３】接合力及び解離力の計算のモデルである配線構
造を示す断面図である。
造を示す断面図である。
【図４】銅の真応力と対数歪の関係を示す図である。
【図５】本発明の実施に好適な製造装置の構成例を示す
図である。
図である。
１ 半導体基板 １ａ 導電層 ２ 絶縁膜 ５ 凹み ６ 拡散抑制層 ７ スパッタリングにより被着した銅層 ８ 化学気相蒸着（ＣＶＤ）によって形成した銅
フロントページの続き Ｆターム(参考） 4K029 AA29 BA08 BB02 BD01 CA05 4K030 BA01 LA12 4M104 BB14 BB17 BB18 BB25 BB27 BB28 BB30 BB32 BB33 DD37 DD43 5F033 HH11 HH18 HH19 HH21 HH32 JJ11 JJ18 JJ19 JJ21 JJ27 JJ28 JJ30 JJ32 JJ33 JJ34 MM02 MM10 MM12 MM13 NN06 NN07 PP06 PP15 QQ09 QQ37 QQ48 RR04 XX13
Claims (5)
- 【請求項１】 基材の表面に設けた微細な凹みに化学気
相蒸着（ＣＶＤ）法によって良導体の金属を埋込んで形
成した配線構造において、該配線構造は前記凹みの内表
面の一部にスパッタリングによって被着した第１の金属
層と、前記凹みに埋込んだ化学気相蒸着（ＣＶＤ）によ
って形成した第２の金属とからなることを特徴とする半
導体装置。 - 【請求項２】 前記第１の金属層と第２の金属とは、同
材質の金属であることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 前記第１の金属層が形成された凹みの一
部は、該凹みがアスペクト比の高い凹みである場合に
は、該凹みの入口近傍の内表面であることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 化学気相蒸着（ＣＶＤ）時の基材温度が
常温まで降下したときの該配線構成部材間の熱膨張率差
に起因して生じる界面破壊応力をσｓｋｇｆ／ｍｍ２、
スパッタリング成膜した前記第１の金属層と前記化学気
相蒸着（ＣＶＤ）により埋込まれた第２の金属との間の
接合強度をσＢＪｋｇｆ／ｍｍ２とした場合に、前記第
１の金属層を形成する部分の前記凹みの全内表面に対す
る面積比を、 （σｓ／σＢＪ）／｛（σｓ／σＢＪ）＋１｝ より大きくしたことを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 基板の表面に配設された絶縁材にアスペ
クト比の高い凹みを形成し、該凹みの内表面にバリヤ層
を形成し、スパッタリングにより前記凹みの内表面の一
部に第１の金属層を形成し、化学気相蒸着（ＣＶＤ）に
より前記凹みの内部に第２の金属を埋込み、該埋込まれ
た第２の金属は前記第１の金属層にその一部が接触する
と共に前記バリヤ層にその残余の部分が接触するように
したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11205396A JP2001035850A (ja) | 1999-07-19 | 1999-07-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11205396A JP2001035850A (ja) | 1999-07-19 | 1999-07-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035850A true JP2001035850A (ja) | 2001-02-09 |
Family
ID=16506146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11205396A Pending JP2001035850A (ja) | 1999-07-19 | 1999-07-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001035850A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008149751A1 (ja) * | 2007-05-30 | 2008-12-11 | Tokyo Electron Limited | 半導体装置の製造方法、半導体製造装置及び記憶媒体 |
| JP2009110983A (ja) * | 2007-10-26 | 2009-05-21 | Shinko Electric Ind Co Ltd | シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 |
-
1999
- 1999-07-19 JP JP11205396A patent/JP2001035850A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008149751A1 (ja) * | 2007-05-30 | 2008-12-11 | Tokyo Electron Limited | 半導体装置の製造方法、半導体製造装置及び記憶媒体 |
| JP2009110983A (ja) * | 2007-10-26 | 2009-05-21 | Shinko Electric Ind Co Ltd | シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置 |
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