JP2002524837A - 銅相互接続の電気移動耐性が改善されるように調整されたバリヤー層 - Google Patents

銅相互接続の電気移動耐性が改善されるように調整されたバリヤー層

Info

Publication number
JP2002524837A
JP2002524837A JP2000525925A JP2000525925A JP2002524837A JP 2002524837 A JP2002524837 A JP 2002524837A JP 2000525925 A JP2000525925 A JP 2000525925A JP 2000525925 A JP2000525925 A JP 2000525925A JP 2002524837 A JP2002524837 A JP 2002524837A
Authority
JP
Japan
Prior art keywords
layer
copper
tan
deposited
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000525925A
Other languages
English (en)
Other versions
JP4949551B2 (ja
Inventor
ペイユン ディン
トニー チアン
バリー チン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2002524837A publication Critical patent/JP2002524837A/ja
Application granted granted Critical
Publication of JP4949551B2 publication Critical patent/JP4949551B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233Copper alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

(57)【要約】 半導体デバイスの銅相互接続及び電気コンタクトを形成するのに有用なバリヤー層構造が開示される。このバリヤー層構造は、基体上に直接堆積されている第1のTaNx層と、それに続く第2のTa層とからなる。TaNx/Taバリヤー層構造は、その上に堆積される銅層に対するバリヤーとして働く他に、高い{111}結晶含量を有する銅層の形成をも可能にし、銅の電気移動耐性を増加させる。xを約0.1から約1.5までの範囲とするTaNx層は、典型的にはシリコン、または二酸化シリコンのような誘電体である下方の基体内への銅の拡散を防ぐように十分にアモルファスである。相互接続として使用される場合のTaNx及びTa層の厚みは特色サイズ及びアスペクト比に依存し、典型的には、TaNx層の厚みは約50Å から約1,000Å の範囲であり、一方Ta層の厚みは約20Å から約500Å の範囲である。コンタクトバイアの場合には、バイア壁上の許容される層の厚みは特色サイズ及びアスペクト比に基づいてより一層注意深く制御しなければならず、典型的には、TaNx層の厚みは約10Å から約300Å の範囲であり、一方Ta層の厚みは約5Å から約300Å の範囲である。銅層は、デバイスの要望に合わせて所望の厚みに堆積される。銅層は、当分野において公知の好ましい技術の何れかを使用して堆積させることができる。好ましくは、全銅層は、または少なくとも銅の“シード”層は、CVDまたは電気めっきではなく、スパッタリングまたは蒸着のような物理的蒸着技術を使用して堆積させる。銅の結晶配向は堆積温度に鋭敏であるから、また、もし温度が高過ぎれば、銅はバリヤー層からデウェット/デラミネートする傾向があるから、約500℃よりも低い温度で、好ましくは約300℃より低い温度で、銅を堆積及び/または焼鈍することが重要である。

Description

【発明の詳細な説明】
【0001】 (発明の分野) 本発明は、上に重ねられた銅層内の{111}結晶配向の程度を増加させ、そ
れによって改良された銅の電気移動耐性が得られるようにするある特定のTaNx /Taバリヤー/ウェッティング層構造に関する。
【0002】 (従来の技術の簡単な説明) マイクロエレクトロニクスが小型化され続けるにつれて、相互接続性能、信頼
性、及び電力消費が益々重要になり、アルミニウム合金に代わる固有抵抗が低く
、信頼性が高い金属に対する関心が増してきている。銅は、コンタクト及び相互
接続材料として、アルミニウムに代わる重要な改善を提供する。例えば、銅の固
有抵抗は約1.67μΩcmであり、これはアルミニウムの固有抵抗の約半分にしか
過ぎない。
【0003】 銅の使用を可能にすることを企図している材料及びプロセスデベロッパは、競
合する2つの主要技術を評価している。第1の技術は、ダマシン技術として知ら
れるものである。この技術による0.5ミクロン(μm)以下の範囲の特色サイズ
(即ち、開口の幅)を有する多層構造を製造するための典型的なプロセスは、誘
電体材料をブランケット堆積させ、この誘電体材料をパターン化して開口を形成
させ、拡散バリヤー層及び、オプションとして、ウェッティング層を堆積させて
開口を裏打ちし、開口を充填するのに十分な厚みの銅層を基体上に堆積させ、そ
して化学・機械研磨(CMP)技術を使用して基体から余剰導電性材料を除去す
ることを含んでいる。ダマシンプロセスに関してはApplied Surface Science 91
(1995) 139-146においてC. Steinbruchelが“ Patterning of copper for mult
ilevel metallization : reactive ion etching and chemical-mechanical poli
sing ”に詳細に記述している。
【0004】 競合する技術は、銅層のパターン化エッチングを含む技術である。この技術に
よる典型的なプロセスは、所望の基体(典型的には、その表面上にバリヤー層を
有する誘電体材料)上に銅層を堆積させ、銅層の上にパターン化されたハードマ
スクまたはフォトレジストを堆積させ、湿式または乾式エッチング技術を使用し
て銅層をパターンエッチングし、パターン化された銅層の表面上に誘電体材料を
堆積させて、種々の集積回路を構成している導電性ライン及びコンタクトを絶縁
することを含む。
【0005】 典型的には、銅層は、当分野においては公知のスパッタリング技術を使用して
堆積させることができる。銅のスパッタリングは、蒸着またはCVD(化学蒸着
)よりも遙かに高い堆積速度が得られ、またCVDよりも純粋な銅の薄膜が得ら
れる。
【0006】 導電性ライン及びコンタクトを形成する材料として銅が使用される集積回路相
互接続構造においては、銅は、隣接するSiO2及びシリコンの層内へ急速に拡散
し、カプセル封じする必要があることが知られている。Gang Baiらは、1996年の
Symposim on VLSI Technology, Digests of Technical Papers (0-7803-3342-X/
96, IEEE)において、銅と共に使用するためのバリヤー層としてTa、TiN、W
、及びMoの有効性を記述している。彼等は、銅を堆積した後にUHV(超高真
空)内で焼鈍したTaが最良のバリヤー層になると結論付けている。スパッタさ
れた銅は、CVD銅及び電気めっきされた銅よりも好ましいとしているが、この
論文が提出された時点には電気めっき銅のための全てのデータは利用できなかっ
た。
【0007】 1982年3月9日付Ganguleeらの米国特許第4,319,264号“ Nickel-gold-nickel
Conductors For Solid State Devices ”は、ソリッドステートデバイスにおけ
る電気移動の問題を論じている。詳述すれば、この特許は、特定の電流密度の範
囲の直流を印加すると、薄膜導体を構成している原子の運動(電気移動として知
られている効果)が誘起されることを示している。電気移動は、導体内に割れ、
またはボイドの形成を誘起させる言われており、これらは時間が経過すると導体
の故障をもたらすようになる。電気移動の速度は、導体に印加される電流密度、
導体温度、及び導体材料の特性に依存すると記載されている。高い電流密度を印
加した場合、電気移動に起因する潜在的な導体の故障が回路の信頼性を著しく制
限すると記述されている。導体材料の性能に影響を及ぼすいろいろなファクタを
検討するに当たっては、粒構造が重要であると述べている。(十分なリソグラフ
ィックライン幅分解能を得るために薄膜を小さい粒状とし、粒径が所要ライン幅
の約1/3を越えないことを推奨している。)粒径の均一性、及び粒子の好ましい
結晶配向も導体の寿命をより長くする(電気移動を制限する)のを助長するファ
クタであると記述されている。また細かい粒径の薄膜がスムーザになって、ある
重ね層で導体をカバーする際の困難を少なくすることも記載されている(半導体
応用における望ましい品質である)。
【0008】 1996年11月5日付Chenらの米国特許第5,571,752号には、集積回路のサブミク
ロン半導体層をパターン化する方法が開示されている。アルミニウムコンタクト
を記述している1つの実施の形態では、約300から2,000Åまでの厚みを有するチ
タンまたは窒化チタンがスパッタ堆積によって形成され、コンタクト開口の底ま
で達している。最後に、典型的にはアルミニウムである第2の導電層が共形導電
層の表面上に堆積される。このアルミニウムは、好ましくは約100℃乃至400℃の
範囲にわたる温度でスパッタされる。この方法によれば、アルミニウム薄膜内に
極めて大きいサイズの粒子は形成されなくなるので、デバイスジオメトリを小さ
く設計することが要求されるコンタクト開口を充填することができると記述され
ている。
【0009】 本発明と共に譲渡された1997年3月27日付Nganらの米国特許出願第08/824,911
号に開示されているように、アルミニウムの電気移動を改善する手段として、ア
ルミニウムの{111}結晶含量を増加させる努力がなされてきた。詳述すれば
、アルミニウム層の{111}含量は、このアルミニウム層の下に位置するさま
ざまなバリヤー層の厚みを制御することによって制御される。下に形成されてい
るバリヤー層構造はTi/TiN/TiNxであり、これは高アスペクトバイアをア
ルミニウムで充填することを可能にしながら、アルミニウム{111}結晶配向
を高度に呈するアルミニウム充填物が得られる。Ti/TiN/TiNxバリヤー層
はIMP(イオン金属プラズマ)技術を使用して堆積され、バリヤー層の厚みは
以下のようであった。Tiの第1の層の厚みは、約100Å以上から約500Åまでの
範囲である(特色ジオメトリが厚みの上限を制限する)。TiNの第2の層の厚
みは、約100Å以上から約800Åまでの範囲である(好ましくは、約600Åより薄
くする)。そして、TiNxの第3の層(約50原子%のチタンから約100原子%の
チタンまでの範囲にわたるTiを有する)は、約15Å以上から約500Åまでの範囲
である。この構造を有し、コンタクトバイアを裏打ちするために使用されるTi
/TiN/TiNxバリヤー層は、スパッタされた温アルミニウムでバイアを完全
に充填することを可能にし、バイアまたは開口の特色サイズは約0.25ミクロンま
たはそれ以下であり、アスペクト比は約5:1から約6:1程度の大きさまでの
範囲であると記述されている。
【0010】 その後、1997年8月23日付Nganらの米国特許出願第08/924,487号(ドケットNo.
1987 )において発明者らは、所与の処理チャンバにおける一連の半導体基体の
処理中に、相互接続のアルミニウム{111}結晶配向含量を一貫して高く維持
するためには、この処理チャンバを最初に起動する(及び最初の7−8枚のウェ
ーハの処理を続ける)時に、この層を少なくとも約150Åの最小の厚みに堆積さ
せ、バリヤー層の第1の堆積層の初期堆積中に存在し得る結晶配向の不規則さを
補償する必要があることを示した。Nganらは、導電層が銅である場合には、半導
体チャンバ内における一連のウェーハ処理中に銅層内に一貫した結晶配向を可能
にするために、銅層の下に位置するバリヤー層構造の第1の層は少なくとも約15
0Åの最小厚が必要であることも教示している。
【0011】 (発明の概要) 我々は、銅のためのバリヤー層として、窒化タンタル(TaNx)の方がタンタ
ル(Ta)よりも良好であることを発見した。しかしながら、TaNx上に銅を直
接堆積させても、銅は所望の電気移動特性を与えるのに十分に高度の{111}
結晶配向を呈さない。我々は、TaNxの層に重ねたTaの層からなるバリヤー構
造を開発した。この構造は、TaNxの層上に堆積される銅層の拡散に対するバリ
ヤーとしてだけではなく、高い{111}結晶含量を有する銅層の形成を可能に
し、従って銅電気移動耐性を増加させることができる。
【0012】 xを約0.1から約1.5までの範囲とするTaNx層は、下に堆積されたシリコンま
たは酸化シリコン表面内に銅が拡散するのを防ぐのに十分にアモルファスである
。TaNx層の所望の厚みは、デバイス構造に依存する。典型的な相互接続の場合
には、TaNx層の厚みは約50Åから約1,000Åまでの範囲である。コンタクトの
場合には、コンタクトバイアの壁上のTaNx層の厚みは、特色サイズに依存して
約10Åから約300Åまでの範囲である。TaNx層は、好ましくは、約20℃から約5
00℃までの範囲にわたる基体温度において、標準反応性イオンスパッタリング技
術を使用して堆積させる。しかしながら、この層を堆積させるためにイオン堆積
スパッタリング技術を使用することができる。
【0013】 TaNx層上に堆積されたTa層は約5Å から約500Å までの範囲にわたる所望
厚を有しており、好ましい厚みは特色サイズに依存して約20Å より大きい。Ta
層は、好ましくは、約20℃から約500℃までの範囲にわたる基体温度において標
準イオンスパッタリング技術を使用して堆積させる。しかしながら、この層を堆
積させるためにイオン堆積スパッタリング技術を使用することができる。
【0014】 銅層は、デバイスの要望に合わせて望ましい厚みに堆積させる。銅層は、当分
野においては公知の好ましい技術の何れかを使用して堆積させることができる。
好ましくは、銅層全体、または少なくとも銅の“シード”層を、CVDではなく
、スパッタリングまたは蒸着のような物理的蒸着技術を使用して堆積させる。銅
の結晶配向は堆積温度に鋭敏であるから、堆積中の、または爾後の焼鈍プロセス
中の銅の最大温度を約500℃よりも高くしないことが重要である。好ましくは、
最大温度は約300℃である。
【0015】 (好ましい実施の形態の詳細な説明) 本開示は、TaNx/Ta/Cu構造、及び該構造を作成する方法に関する。Ta
x/Taバリヤー層構造は、高{111}結晶含量を有する銅層をその上に重ね
て堆積させることを可能にし、従って銅の電気移動耐性を増加させる。
【0016】I.定義 詳細な説明の前書きとして、本明細書及び特許請求の範囲において使用されて
いる単数形 “ある”及び“その”等は、文脈が明確にそれ以外を指示していな
い限り、複数の関連を含んでいる。即ち、例えば、“ある半導体”は1つの半導
体の挙動特性を有することが知られている種々の異なる材料を含み、ある“プラ
ズマ”と記述されている場合には、高周波グロー放電によって活性化されるガス
またはガス反応物を含み、“そのコンタクト材料”または“相互接続材料” と
記述されている場合には、銅及び銅合金、及び本明細書及び特許請求の範囲に記
載されている温度範囲にわたってスパッタすることを可能にする1つの融点を有
する他の導電性材料を含むものとする。
【0017】 以下に、本発明の記述に特に重要な特定の用語を定義する。
【0018】 用語“アスペクト比”は、ある電気コンタクトが配置される特定の開口の高さ
寸法に対する幅寸法の比のことをいう。例えば、典型的には管の形状で複数の層
を通って伸びるバイア開口はある高さ及びある直径を有しており、そのアスペク
ト比はその管状の高さを直径で除したものである。ある溝(トレンチ)のアスペ
クト比は、その溝の高さを、そのベースにおけるその溝の最小進行幅で除したも
のである。
【0019】 用語“コンタクトバイア”または“バイア”は、典型的に1:1より大きいあ
るアスペクト比を有する電気コンタクトのことをいう。あるコンタクトバイアは
1つの導電性要素と別の導電性要素とを接続するために、殆どの場合複数の材料
の層を通って伸びていることが多い。
【0020】 用語“銅”は、半導体産業において典型的に使用されている種類の銅の合金を
含む。以下に説明する好ましい実施の形態は、約98重量%の銅を含む銅合金に関
してなされている。
【0021】 用語“特色”は、コンタクト、バイア、溝、及び基体表面のトポグラフィを形
成している他の構造のことをいう。
【0022】 用語“相互接続”は、一般に、ある半導体デバイス内の導電性構造のことをい
う。本特許出願の目的から、ある“コンタクトバイア”または“バイア”(これ
は、例えば溝内の導電性ラインよりも大きいアスペクト比を有している)の形状
の電気コンタクトは、相互接続を形成している他の導電性構造とは区別される。
【0023】 用語“スパッタされたイオン・堆積”及び用語“反応性イオン金属プラズマ(
IMP)”は、高密度の誘導結合された高周波プラズマがスパッタリング陰極と
基体支持電極との間に位置決めされ、それによってスパッタされた放出の少なく
とも一部分は、それが基体表面に到達する時点にはイオンの形状であるような特
定の技術を使用するスパッタ堆積のことをいう。典型的には、スパッタされた放
出の10%またはそれ以上は、それが基体表面に到達する時点にはイオンの形状で
ある。
【0024】 用語“伝統的なスパッタリング”は、薄膜層を基体上に形成させる方法であっ
て、あるターゲットをスパッタし、そのターゲットからスパッタされた材料がタ
ーゲットと基体との間を通過して基体上に薄膜層を形成するような、またターゲ
ットからスパッタされたターゲット材料が基体に到達する前に、その材料の実質
的な部分をイオン化する手段が設けられていない方法のことをいう。伝統的なス
パッタリングを遂行するように構成された1つの装置が米国特許第5,320,728号
に開示されており、本明細書はこの特許の開示を参照として採り入れている。こ
のような伝統的なスパッタリング構成においては、イオン化されるターゲット材
料のパーセンテージは、ターゲットからスパッタされる材料の10%より低く、よ
り典型的には1%よりも少ない。
【0025】 用語“XRD”(X線回折)は、結晶配向を測定するために広く使用されてい
る技術であって、特定の波長にわたる放射を、特徴付けられた材料を通過させ、
材料を通過することによって生じた放射の回折を測定する技術のことをいう。回
折パターンを示すマップを作成し、このマップに基づいて結晶配向を計算する。
【0026】 “伝統的にスパッタされた”窒化タンタルからなる薄膜または層は、窒素ガス
を有するコンビネータ内でタンタルターゲットを、アルゴンのような不活性ガス
から作られたプラズマと接触させることによって基体上に堆積させる。ターゲッ
トからスパッタされたタンタルの一部分は、プラズマによって活性化されている
窒素ガスと反応して窒化タンタルを発生し、この気相混合体が基体と接触して基
体上に層を形成する。
【0027】II.本発明を実行する装置 本発明の方法を遂行できる処理システムは、Applied Materials, Inc.(カリ
フォルニア州サンタクララ)製のEndura(登録商標)Integrated Processing Sy
stemである。この処理システムは、図面には示されていない。しかしながら、こ
のシステムは半導体処理産業においては一般的に知られており、本明細書が参照
として採り入れている米国特許第5,186,718号及び第5,236,868号に示され、記載
されている。本発明の滑らかな表面をしたTaNx/Taバリヤー層を形成するの
に有用な、典型的なスパッタリング装置の概要を図1に示す。スパッタリング装
置100はスパッタリングターゲット110を含み、このターゲット110は2
つの主要表面、即ち熱を除去する裏面112と、スパッタリング表面である前面
114とを有している。スパッタされた材料は、プラテン118上に支持されて
いる半導体加工片116の表面上に堆積する。加工片116とターゲット110
との間の間隔は、プラテン118を移動させることによって調整することができ
る。スパッタリングターゲット(陰極)110は、約24kWまでの電力レベルで
動作する。典型的には、アルゴンのような不活性ガスから生成されたイオン化し
たガスを使用してスパッタリングターゲット110に衝撃を与え、スパッタされ
た金属原子を発生させて加工片116上に堆積させる。不活性ガスは、図1には
示されていない開口を通して、ターゲット112の付近から真空チャンバ117
内に導入される。付加的なガスを、加工片支持プラテン118の表面から真空チ
ャンバ117へ導入することができる。支持プラテン118は、その表面に開口
を含み(図示してない)、加工片116と支持プラテン118との間に熱伝達ガ
スを流すことができるようになっている。これらのガスは、真空チャンバ117
内の開口(図示してない)を通して排気される。この開口は、真空ポンプ(図示
してない)に通ずる導管(図示してない)に接続されている。真空チャンバ11
7は、遂行される特定の処理に依存して、約0.1mTから約60mTまでの範囲に
わたる圧力で動作させることができる。
【0028】III.本発明を実行する方法 例1:TaNx/Taバリヤー層の形成 TaNx/Taバリヤー層構造を形成するために、タンタルターゲット陰極11
0を使用し、この陰極に約0.5kWから約8kWまでの範囲にわたる直流電力を
印加した。ターゲット陰極110と加工片116との間の間隔はほぼ200−300m
mであった。TaNxの第1の層の形成中、真空チャンバ117へ供給されるアル
ゴンガスは、基体支持プラテンへ約15sccmであり、ターゲット陰極110の
近傍の開口へ約7sccmであった。窒素ガスも、ターゲット陰極110の近傍
の真空チャンバ117内へ供給した。窒素ガス供給量は、印加される直流電力に
依存して、約2から約20sccmまでの範囲であり、直流電力が増加するにつれ
て窒素供給量を増加させる。直流電力を4kWに、また窒素ガス供給量を約14s
ccmにセットした時に得られたTaNx層は、約40原子%の窒素を含むTaN0.7 であった。
【0029】 基体116は、その表面に二酸化シリコン誘電体層を有する直径200mmのシ
リコンウェーハであった。この基体を、ターゲット陰極110から約10インチ(
25cm)の距離に配置した。真空チャンバ117内の動作圧力は約1.7mTであ
り、シリコンウェーハの基体温度は約25℃であった。これらの条件下では、約1
分間で500Å 厚のTaNの層が形成された。
【0030】 TaN層を堆積させた後に窒素ガスを遮断し、タンタルターゲット陰極110
への電力を約4kWから約1kWまで低下させ、そしてアルゴンガスの供給を維
持した。真空チャンバ内の圧力を約1.7mTに維持し、基体温度を約25℃に維持
した。これらの条件下では、約10秒で60Å 厚のタンタルの層が形成された。
【0031】 図2に示すデータは、上述した技法で得たTaN/Taバリヤー層のためのもの
であり、より厚いタンタル層を発生させるためにタンタル堆積時間の長さを適切
に増加させた。
【0032】 例2:銅導電層の形成 TaNバリヤー層の上に位置する銅層は、TaNバリヤー層の堆積に関して説明
した装置と同一の装置を使用して堆積させた。ターゲット陰極110は銅であっ
た。Cu層を上に重ねて形成させる間、真空チャンバ117へのアルゴンガス供
給は、基体支持プラテン118へ約15sccmであり、ターゲット陰極110の
近傍の開口へ約90sccmであった。その上面にタンタル層を有する基体を、タ
ーゲット陰極110から約10インチ(25cm)の距離に配置した。真空チャンバ
117内の動作圧力は約1.0mTであり、基体温度は約150℃であった。これらの
条件下では、約1分間で1,000Å 厚の銅の層が形成された。
【0033】 TaNx/Ta/Cu構造の形成に関しては、一般に平面化及びイメージングの目
的のためにより平らな構造であることが好ましいので、タンタル層を最小可能な
厚みで使用することが望ましい。また、過剰なタンタルを加工片の表面から除去
することは困難である。特色間の加工片の表面(“フィールド”として知られて
いる)上の材料を化学・機械研磨を使用して除去する場合、タンタルの除去速度
は銅の除去速度よりも遙かに遅い。その結果フィールドから銅及びTa/TaNx
を完全に除去しようとすると銅が過研磨され、銅はコンタクトから基体/加工片
の表面より下のレベルまで除去されて、コンタクトの領域内に“ディッシング効
果”を生ずるようになる。更に、基体処理時間にある費用がもたらされる。
【0034】 タンタル層の最小厚みは、その層の所望性能の特色によって決定される。タン
タル表面が銅によって容易に濡れ(ウェットし)、且つ高い{111}結晶配向
を有する銅層の堆積を可能にするタンタル{002}結晶配向を得るために、こ
の層は十分に厚くなければならない。堆積中の銅層がTa表面からデウェット/
デラミネートするには、TaNx表面からデウェット/デラミネートするよりも高
い温度を必要とするが、若干の場合には銅のデラミネーションが問題になる。典
型的には、銅層は約300℃乃至約500℃の範囲の温度で堆積させるので(またはよ
り低い温度で銅シード層を堆積させる、付加的な銅を堆積させてその組合わせを
この範囲の温度で焼鈍する)が、銅層のデラミネーションは現実に生じ得る。ウ
ェッティングに関しては、平らな相互接続ラインのために銅を堆積させる場合は
、銅を高いアスペクト比を有する(即ち、深さが幅よりも大きい)コンタクトバ
イアを充填するために堆積させる場合程重要ではない。
【0035】 タンタル層の厚みが増すにつれて、一般に、その上に重ねられる銅の層による
タンタルのウェッティングが改善される。タンタル層の厚みが増すにつれて、一
般的に、銅{111}結晶含量も増加する。タンタル層の厚みの限界は、特定的
にはデバイスの特色のサイズによって限定される。もしTaNxまたはTa層が厚
過ぎれば、導電性特色の総合抵抗が増加する。もしこれらの層が薄過ぎれば、バ
リヤー層は拡散を防ぐのに不十分になり、更にもしTa層が薄過ぎれば、銅{1
11}結晶含量が所望の電気移動耐性を得るには不十分になり得る。
【0036】 一般的に言えば、銅をTaNx層上に直接形成させた場合には、TaNx層のアモ
ルファス構造含量のために、銅{111}結晶含量は貧弱になる。更に、スパッ
タリング以外の手段によって堆積させた銅(例えば、CVDによって堆積させた
銅)は銅層自体が高い不純物レベルを有するようになり、銅{111}結晶含量
は受入れ難い程低くなりかねない。TaNx層の上にTa層を使用すると、高い銅
{111}結晶含量を成長させるための受入れ可能な表面を発生させることがで
きる。若干のCVD前駆物質及び電気めっきは銅堆積プロセスを遂行するために
導電性基体を必要とするが、CVDのような他の手段によって銅コンタクト全体
を形成させる前にTa表面上に銅のシード層を堆積させると、銅成長のための開
始マトリックスが得られる。更に、銅シード層は銅{111}結晶含量の増加を
促進する。
【0037】IV.TaNx/Taバリヤー層の構造及びその銅{111}結晶含量に対する効果 図2は、TaNx/Taバリヤー層のTaの厚みの関数として、銅層の{111}
結晶含量(XRDによって測定)のグラフ200を示している。
【0038】 詳述すれば、試験したいろいろな試料(上述した方法を使用して準備した)は
207とラベル付けされている目盛り上に表されている。材料の層は、標準の、
伝統的なスパッタリング技術を使用して堆積させた。全ての場合において、銅層
は、1,000Å 厚であった。206とラベル付けされているデータ点を除く全ての
場合において、下に堆積されたTaNx層は、500Å 厚であった。206とラベル
付けされているデータ点は、500Å 厚のTa(だけの)バリヤー層を表している
。208とラベル付けされているデータ点は、500Å 厚のTaNx(だけの)バリ
ヤー層を表している。210とラベル付けされているデータ点は、上に堆積され
たTa層が57Å 厚であるTaNx/TaN構造を表している。212とラベル付け
されているデータ点は、上に堆積されたTa層が114Å 厚であるTaNx/Ta構造
を表している。214とラベル付けされているデータ点は、上に堆積されたTa
層が170Å 厚であるTaNx/Ta構造を表している。216とラベル付けされて
いるデータ点は、上に堆積されたTa層が227Å 厚であるTaNx/Ta構造を表し
ている。そして、218とラベル付けされているデータ点は、上に形成されたT
a層が456Å 厚であるTaNx/Ta構造を表している。
【0039】 これらの試料のXRD走査を、標準θ−2θ技術を使用して行った。Cu{1
11}強さピーク下の相対正規化面積が、203とラベル付けされた目盛り上に
示されている。曲線202は、上述した試料のCu{111}CPS(カウント
/秒)強さピーク下の正規化面積を示しており、曲線上でデータ点210から始
まって左から右へTa層の厚みが増加して行く。Cu{111}配向存在の量を表
す第2の測度が、205とラベル付けされている目盛り上のロッキングカーブデ
ータに示されている。このデータは、°θで測定されたCu{111}FWHM
を表している。
【0040】 このロッキングカーブ測定技術においては、サンプルを回転させ、検出器を回
転させる。CPS測定をある設定角で行い、次いで検出器を僅かに回転させて新
しいCPSを測定する。測定の角度を増加させながらCPSをプロットし、増加
する角度において測定された特定の結晶配向の量の分布曲線を生成する。
【0041】 FWHM=ピークの半値幅。FWHMは、曲線の最大高さの半分を表す曲線上
の位置における曲線の幅を測定することによって計算される。FWHMは度(°
)で表され、曲線の最高高さの半分における曲線の幅によって走査された度の数
を表す。多くの度の数に広がるより広い曲線(目盛り上で高い数)は、関心結晶
配向のための信号が強い信号ではなく、銅{111}結晶配向の存在が少ないこ
とを表している。制限された度の数に広がる狭い曲線(目盛り上で低い数)は強
い信号であり、結晶配向の存在が大きいことを表している。曲線204は、上述
した試料のためのFWHMを表しており、曲線上でデータ点210から始まって
左から右へTa層の厚みが増加している。
【0042】 曲線202上のデータ点206は、1,000Å 厚のスパッタされた銅層の下に堆
積された500Å 厚のTa層を有する試料のためのCu{111}強さピーク下の正
規化面積を示している。曲線202から明らかなように、Cu{111}結晶配
向の量は比較的高い。しかしながら前述したように、純粋なTaの層は、TaNx
/Taバリヤー層構造のように下に位置する二酸化シリコン誘電体層内への銅の
拡散を防ぐ拡散バリヤーにはならない。
【0043】 曲線202上のデータ点208は、1,000Å 厚のスパッタされた銅層の下に形
成されている500Å 厚のTaN層を有する試料のためのCu{111}強さピーク
下の正規化面積を示している。このTaN層は良好な拡散バリヤーにはなるが、
Cu{111}の量は最小である。曲線202上のデータ点210乃至216は
、上に位置するTa層の厚みが増加する(データ点の番号が増加する)のに伴う5
00Å 厚のTaN層を有する試料のためのCu{111}強さピーク下の正規化面
積を示しており、これらの全ての試料においてはTaN/Taバリヤー層上に1,00
0Åの銅の層が堆積されている。データ点210の500Å TaN/57Å Taバリヤ
ー層は、500Å 厚のTa層よりも約10%少ないCu{111}ピーク下面積を呈し
ている。電気移動性能のこの低下の正確な重要性は未だに決定されていないが、
この差がデバイスの性能に重大な影響を与えるとは考えていない。
【0044】 500Å TaN/170Å Taバリヤー層を表している曲線202上のデータ点21
4におけるCu{111}ピーク下面積は、純粋なTaの層と等価である。驚くこ
とには、データ点216によって表されている500Å TaN/227Å Taバリヤー
層と、データ点218によって表されている500Å TaN/456Å Taバリヤー層
との間のある点においては、Cu{111}結晶含量が急激に増加して純粋なTa
の層の値よりも約20%大きい値まで上昇している。上述した同一試料のために曲
線204によって示されているFWHMデータは、Cu{111}強さピーク下
の正規化面積も同一の傾向にあることを確認している。例えば、曲線204上の
データ点216の後のFWHMが下がって、銅{111}結晶配向の量が増加し
ていることを示している。
【0045】 この開示に基づいて、当業者ならば、バリヤー層上に堆積される銅層の拡散を
防ぐバリヤー層を得ることができ、高い{111}結晶含量を有する銅層の形成
が可能であろう。
【0046】 以上に説明した好ましい実施の形態は本発明の範囲を限定することを意図した
ものではなく、当業者ならば、本開示に鑑みて特許請求の範囲に記載された内容
に対応してこれらの実施の形態を拡張することができよう。
【図面の簡単な説明】
【図1】 本発明のバリヤー層を堆積させるために使用できる種類のスパッタリングチャ
ンバの概要断面図である。
【図2】 TaNx層を約500Å に一定に維持し、Ta層の厚みの関数としてのTaNx/Ta
バリヤー層上の銅{111}結晶配向を表すグラフである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チアン トニー アメリカ合衆国 カリフォルニア州 94043 マウンティン ヴィユー ノース ウィスマン ロード 100−♯17 (72)発明者 チン バリー アメリカ合衆国 カリフォルニア州 95070 サラトガ カンバーランド ドラ イヴ 13174 Fターム(参考) 5F033 JJ11 JJ21 JJ32 KK01 LL10 NN06 NN07 PP15 PP16 QQ48 QQ73 QQ98 RR04 WW00 WW02 WW03 WW04 XX04 XX05 XX28

Claims (27)

    【特許請求の範囲】
  1. 【請求項1】 ある導電層と組合わせて使用するためのバリヤー層であって
    、上記バリヤー層は、 a)約10Å 以上から約1,000Å までの範囲にわたる厚みを有するTaNxの第
    1の層と、 b)上記第1の層の上に重ねられ、約5Å から約500Å までの範囲にわたる
    厚みを有するTaの第2の層と、 からなるある特定の構造を有していることを特徴とするバリヤー層。
  2. 【請求項2】 上記導電層は、銅であることを特徴とする請求項1に記載の
    バリヤー層。
  3. 【請求項3】 上記バリヤー層はある相互接続構造内に使用され、上記Ta
    x層の厚みは約50Å から約1,000Å までの範囲にわたり、上記Ta層の厚みは
    約20Å から約500Å までの範囲にわたることを特徴とする請求項1に記載のバ
    リヤー層。
  4. 【請求項4】 上記バリヤー層はあるコンタクトバイア構造内に使用され、
    上記TaNx層の厚みは約10Å から約300Å までの範囲にわたり、上記Ta層の厚
    みは約5Å から約300Å までの範囲にわたることを特徴とする請求項1に記載
    のバリヤー層。
  5. 【請求項5】 上記xは、約0.1から約1.5までの範囲にわたることを特徴と
    する請求項2、または請求項3、または請求項4に記載のバリヤー層。
  6. 【請求項6】 請求項2のバリヤー層と、その上に重ねられた銅層とからな
    る銅相互接続構造であって、上記重ねられた銅層のCu{111}結晶含量は、
    約500Å 厚の純粋なTaバリヤー層を使用して得ることができるCu{111}結
    晶含量の少なくとも70%であることを特徴とする銅相互接続構造。
  7. 【請求項7】 請求項2のバリヤー層と、銅充填物とからなる銅コンタクト
    バイアを構成する構造であって、上記銅充填物層のCu{111}結晶含量は、
    約250Å 厚の純粋なTaバリヤー層を使用して得ることができるCu{111}結
    晶含量の少なくとも70%であることを特徴とする銅コンタクトバイアを含む構造
  8. 【請求項8】 ある導電層と組合わせるのに有用なバリヤー層を製造する方
    法であって、 a)約10Å 以上から約1,000Å までの範囲にわたる厚みを有するTaNxの第
    1の層を堆積させるステップと、 b)約5Å から約500Å までの範囲にわたる厚みを有するTaの第2の層を堆
    積させるステップと、 を含んでいることを特徴とする方法。
  9. 【請求項9】 上記導電層は、銅であることを特徴とする請求項8に記載の
    方法。
  10. 【請求項10】 上記TaNxの第1の層は、約25℃から約500℃までの範囲
    にわたる基体温度を有するある基体上に堆積されることを特徴とする請求項8に
    記載の方法。
  11. 【請求項11】 上記Taの第2の層は、約25℃から約500℃までの範囲にわ
    たる基体温度を有するある基体上に堆積されることを特徴とする請求項8に記載
    の方法。
  12. 【請求項12】 上記バリヤー層はある相互接続構造内に使用され、上記T
    aNx層の厚みは約50Å から約1,000Å までの範囲にわたり、上記Ta層の厚みは
    約20Å から約500Å までの範囲にわたることを特徴とする請求項8に記載の方
    法。
  13. 【請求項13】 上記バリヤー層はあるコンタクトバイア構造内に使用され
    、上記TaNx層の厚みは約10Å から約300Å までの範囲にわたり、上記Ta層の
    厚みは約5Å から約300Å までの範囲にわたることを特徴とする請求項8に記
    載の方法。
  14. 【請求項14】 上記xは、約0.1から約1.5までの範囲にわたることを特徴
    とする請求項8、または請求項12、または請求項13に記載の方法。
  15. 【請求項15】 上記Ta層の少なくとも一部分は、ある伝統的な標準スパ
    ッタリング技術を使用して堆積されることを特徴とする請求項8に記載の方法。
  16. 【請求項16】 上記Ta層の少なくとも一部分は、ある伝統的な標準スパ
    ッタリング技術を使用して堆積されることを特徴とする請求項12に記載の方法
  17. 【請求項17】 上記TaNx層の少なくとも一部分は、ある伝統的な標準ス
    パッタリング技術を使用して堆積されることを特徴とする請求項8に記載の方法
  18. 【請求項18】 上記Ta層の少なくとも一部分は、イオン堆積スパッタリ
    ングを使用して堆積されることを特徴とする請求項8に記載の方法。
  19. 【請求項19】 上記Ta層の少なくとも一部分は、イオン堆積スパッタリ
    ングを使用して堆積されることを特徴とする請求項13に記載の方法。
  20. 【請求項20】 上記TaNx層の少なくとも一部分は、イオン堆積スパッタ
    リングを使用して堆積されることを特徴とする請求項8に記載の方法。
  21. 【請求項21】 請求項1のバリヤー層と、その上に重ねられた銅層とから
    なる銅相互接続構造を製造する方法であって、上記重ねられた銅層のCu{11
    1}結晶含量は、約500Å 厚の純粋なTaバリヤー層を使用して上記銅層を堆積
    させることによって得ることができるCu{111}結晶含量の少なくとも70%
    であり、上記方法は、 a)約50Å 以上から約1,000Å までの範囲の厚みを有するTaNxの第1の層
    を堆積させるステップと、 b)約5Å から約500Å までの範囲にわたる厚みを有するTaの第2の層を上
    記TaNxの第1の層の表面上に堆積させるステップと、 c)銅の第3の層を上記Taの第2の層の表面上に堆積させるステップと、 を含み、上記銅の第3の層の少なくとも一部分は物理蒸着技術を使用して堆積さ
    れ、上記銅の第3の層を堆積させる基体温度は約500℃よりも低い ことを特徴とする方法。
  22. 【請求項22】 上記銅相互接続構造は、約500℃よりも低い温度で焼鈍さ
    れることを特徴とする請求項21に記載の方法。
  23. 【請求項23】 請求項1のバリヤー層と、その上に重ねられた銅層とから
    なる銅で構成されたコンタクトバイア構造を製造する方法であって、上記重ねら
    れた銅層のCu{111}結晶含量は、約300Å 厚の純粋なTaバリヤー層を使用
    して上記銅層を堆積することによって得ることができるCu{111}結晶含量
    の少なくとも70%であり、上記方法は、 a)約10Å 以上から約300Å までの範囲にわたる厚みを有するTaNxの第1
    の層を堆積させるステップと、 b)約5Å から約300Å までの範囲にわたる厚みを有するTaの第2の層を上
    記TaNxの第1の層の表面上に堆積させるステップと、 c)銅の第3の層を上記Taの第2の層の表面上に堆積させるステップと、 を含み、上記銅の第3の層の少なくとも一部分は物理蒸着技術を使用して堆積さ
    れ、上記銅の第3の層を堆積させる基体温度は約500℃よりも低い ことを特徴とする方法。
  24. 【請求項24】 上記銅を含む構造は、約500℃よりも低い温度で焼鈍され
    ることを特徴とする請求項23に記載の方法。
  25. 【請求項25】 上記銅の第3の層は、約300℃よりも低い温度で堆積され
    ることを特徴とする請求項23に記載の方法。
  26. 【請求項26】 上記構造は、約500℃よりも低い温度で焼鈍されることを
    特徴とする請求項25に記載の方法。
  27. 【請求項27】 請求項1のバリヤー層と、その上に重ねられた銅層とを含
    む銅で構成されたコンタクトバイア構造を製造する方法であって、上記重ねられ
    た銅層のCu{111}結晶含量は、約300Å 厚の純粋なTaバリヤー層を使用し
    て上記銅層を堆積することによって得ることができるCu{111}結晶含量の
    少なくとも70%であり、上記方法は、 a)約10Å 以上から約300Å までの範囲にわたる厚みを有するTaNxの第1
    の層を堆積させるステップと、 b)約5Å から約300Å までの範囲にわたる厚みを有するTaの第2の層を上
    記TaNxの第1の層の表面上に堆積させるステップと、 c)銅の第3の層を上記Taの第2の層の表面上に堆積させるステップと、 を含み、上記銅の第3の層の少なくとも一部分は物理蒸着技術を使用して堆積さ
    れ、上記銅の第3の層を堆積させる基体温度は約500℃よりも低く、 上記第1の層、または上記第2の層、または上記第3の層の少なくとも一部分
    、またはそれらのある組合わせは、イオン堆積スパッタリングを使用して堆積さ
    れる ことを特徴とする方法。
JP2000525925A 1997-12-19 1998-11-02 銅相互接続の電気移動耐性が改善されるように調整されたバリヤー層 Expired - Lifetime JP4949551B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/995,108 1997-12-19
US08/995,108 US6887353B1 (en) 1997-12-19 1997-12-19 Tailored barrier layer which provides improved copper interconnect electromigration resistance
PCT/US1998/023355 WO1999033110A1 (en) 1997-12-19 1998-11-02 A tailored barrier layer which provides improved copper interconnect electromigration resistance

Publications (2)

Publication Number Publication Date
JP2002524837A true JP2002524837A (ja) 2002-08-06
JP4949551B2 JP4949551B2 (ja) 2012-06-13

Family

ID=25541403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000525925A Expired - Lifetime JP4949551B2 (ja) 1997-12-19 1998-11-02 銅相互接続の電気移動耐性が改善されるように調整されたバリヤー層

Country Status (6)

Country Link
US (1) US6887353B1 (ja)
EP (1) EP1042806A1 (ja)
JP (1) JP4949551B2 (ja)
KR (1) KR20010033174A (ja)
TW (1) TW525285B (ja)
WO (1) WO1999033110A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19922557B4 (de) * 1999-05-17 2004-11-04 Infineon Technologies Ag Verfahren zum Abscheiden einer TaN/Ta-Zweischicht-Diffusionsbarriere
US6413858B1 (en) 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
US6508919B1 (en) * 2000-11-28 2003-01-21 Tokyo Electron Limited Optimized liners for dual damascene metal wiring
US6429524B1 (en) * 2001-05-11 2002-08-06 International Business Machines Corporation Ultra-thin tantalum nitride copper interconnect barrier
JP2002343859A (ja) * 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
TW518680B (en) * 2001-06-13 2003-01-21 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same
KR100744669B1 (ko) * 2001-06-28 2007-08-02 주식회사 하이닉스반도체 구리를 사용한 대머신 금속배선 형성 방법
US7001841B2 (en) * 2002-08-26 2006-02-21 Matsushita Electric Industrial Co., Ltd. Production method of semiconductor device
CN1317745C (zh) * 2003-06-13 2007-05-23 联华电子股份有限公司 形成阻障层的方法与结构
KR100606245B1 (ko) * 2004-03-23 2006-07-28 학교법인 국민학원 Ti 접착층을 이용한 TFT-LCD의 건식 식각 배선 형성방법
US20090203197A1 (en) * 2008-02-08 2009-08-13 Hiroji Hanawa Novel method for conformal plasma immersed ion implantation assisted by atomic layer deposition
CN104103573B (zh) * 2013-04-02 2017-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9837350B2 (en) 2016-04-12 2017-12-05 International Business Machines Corporation Semiconductor interconnect structure with double conductors
CN113871344A (zh) * 2020-06-30 2021-12-31 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05507115A (ja) * 1990-10-26 1993-10-14 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 薄膜状のアルファTaを形成するための方法および構造
JPH06140400A (ja) * 1992-10-27 1994-05-20 Kawasaki Steel Corp 集積回路装置
JPH07176531A (ja) * 1993-12-21 1995-07-14 Sony Corp 配線構造、及び配線構造の形成方法
JPH07235538A (ja) * 1994-02-24 1995-09-05 Nec Corp 半導体装置およびその製造方法
JPH0917790A (ja) * 1995-06-30 1997-01-17 Internatl Business Mach Corp <Ibm> 電気的相互接続用薄膜金属バリア層
JPH09162293A (ja) * 1995-08-07 1997-06-20 Applied Materials Inc 半導体ウェハにおけるコンタクト、ビア及びトレンチの低熱費金属の充填及び平坦化のための方法と装置
JPH09293720A (ja) * 1996-04-26 1997-11-11 Sony Corp 半導体装置およびその製造方法
JPH09306912A (ja) * 1996-05-15 1997-11-28 Oki Electric Ind Co Ltd 半導体素子の配線形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319264A (en) 1979-12-17 1982-03-09 International Business Machines Corporation Nickel-gold-nickel conductors for solid state devices
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
US5186718A (en) 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5320728A (en) 1990-03-30 1994-06-14 Applied Materials, Inc. Planar magnetron sputtering source producing improved coating thickness uniformity, step coverage and step coverage uniformity
US5236868A (en) 1990-04-20 1993-08-17 Applied Materials, Inc. Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
US5240880A (en) * 1992-05-05 1993-08-31 Zilog, Inc. Ti/TiN/Ti contact metallization
JP2905032B2 (ja) 1992-05-12 1999-06-14 シャープ株式会社 金属配線の製造方法
DE69323513T2 (de) * 1992-07-27 1999-08-12 Stmicroelectronics, Inc., Carrollton, Tex. Planaxer Kontakt mit einer Lücke
US5391517A (en) * 1993-09-13 1995-02-21 Motorola Inc. Process for forming copper interconnect structure
US5676587A (en) 1995-12-06 1997-10-14 International Business Machines Corporation Selective polish process for titanium, titanium nitride, tantalum and tantalum nitride
KR100205301B1 (ko) * 1995-12-26 1999-07-01 구본준 금속배선구조 및 형성방법
US5707498A (en) * 1996-07-12 1998-01-13 Applied Materials, Inc. Avoiding contamination from induction coil in ionized sputtering
US6139699A (en) * 1997-05-27 2000-10-31 Applied Materials, Inc. Sputtering methods for depositing stress tunable tantalum and tantalum nitride films

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05507115A (ja) * 1990-10-26 1993-10-14 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 薄膜状のアルファTaを形成するための方法および構造
JPH06140400A (ja) * 1992-10-27 1994-05-20 Kawasaki Steel Corp 集積回路装置
JPH07176531A (ja) * 1993-12-21 1995-07-14 Sony Corp 配線構造、及び配線構造の形成方法
JPH07235538A (ja) * 1994-02-24 1995-09-05 Nec Corp 半導体装置およびその製造方法
JPH0917790A (ja) * 1995-06-30 1997-01-17 Internatl Business Mach Corp <Ibm> 電気的相互接続用薄膜金属バリア層
JPH09162293A (ja) * 1995-08-07 1997-06-20 Applied Materials Inc 半導体ウェハにおけるコンタクト、ビア及びトレンチの低熱費金属の充填及び平坦化のための方法と装置
JPH09293720A (ja) * 1996-04-26 1997-11-11 Sony Corp 半導体装置およびその製造方法
JPH09306912A (ja) * 1996-05-15 1997-11-28 Oki Electric Ind Co Ltd 半導体素子の配線形成方法

Also Published As

Publication number Publication date
EP1042806A1 (en) 2000-10-11
TW525285B (en) 2003-03-21
KR20010033174A (ko) 2001-04-25
WO1999033110A1 (en) 1999-07-01
JP4949551B2 (ja) 2012-06-13
US6887353B1 (en) 2005-05-03

Similar Documents

Publication Publication Date Title
US6554914B1 (en) Passivation of copper in dual damascene metalization
US5882399A (en) Method of forming a barrier layer which enables a consistently highly oriented crystalline structure in a metallic interconnect
US6217721B1 (en) Filling narrow apertures and forming interconnects with a metal utilizing a crystallographically oriented liner layer
US6059872A (en) Smooth titanium nitride films having low resistivity
US6147402A (en) Refractory metal capped low resistivity metal conductor lines and vias
US6607982B1 (en) High magnesium content copper magnesium alloys as diffusion barriers
US6436825B1 (en) Method of copper barrier layer formation
US6440854B1 (en) Anti-agglomeration of copper seed layers in integrated circuit metalization
US6120844A (en) Deposition film orientation and reflectivity improvement using a self-aligning ultra-thin layer
EP0799903A2 (en) Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
US6420260B1 (en) Ti/Tinx underlayer which enables a highly &lt;111&gt; oriented aluminum interconnect
Kröger et al. Properties of copper films prepared by chemical vapor deposition for advanced metallization of microelectronic devices
US6066358A (en) Blanket-selective chemical vapor deposition using an ultra-thin nucleation layer
JP4949551B2 (ja) 銅相互接続の電気移動耐性が改善されるように調整されたバリヤー層
EP1115898A1 (en) Tantalum films and methods for their deposition
US6156647A (en) Barrier layer structure which prevents migration of silicon into an adjacent metallic layer and the method of fabrication of the barrier layer
US6200894B1 (en) Method for enhancing aluminum interconnect properties
US6383915B1 (en) Tailoring of a wetting/barrier layer to reduce electromigration in an aluminum interconnect
TW386291B (en) Blanket-selective deposition of CVD aluminum and reflectivity improvement using a self-aligning ultra-thin layer
JP2752961B2 (ja) 堆積膜形成法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051102

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090601

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090825

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101007

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110317

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110323

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20110715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120308

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term