JPH0917790A - 電気的相互接続用薄膜金属バリア層 - Google Patents

電気的相互接続用薄膜金属バリア層

Info

Publication number
JPH0917790A
JPH0917790A JP8163398A JP16339896A JPH0917790A JP H0917790 A JPH0917790 A JP H0917790A JP 8163398 A JP8163398 A JP 8163398A JP 16339896 A JP16339896 A JP 16339896A JP H0917790 A JPH0917790 A JP H0917790A
Authority
JP
Japan
Prior art keywords
layer
tan
metal
interconnect structure
hexagonal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8163398A
Other languages
English (en)
Other versions
JP3330495B2 (ja
Inventor
Cyril Cabral Jr
シリル・キャブラル・ジュニア
Patrick William Dehaven
パトリック・ウィリアム・デハーヴェン
Daniel Charles Edelstein
ダニエル・チャールズ・エーデルステイン
David Peter Klaus
デービッド・ピーター・クラウス
James Manley Pollar Iii
ジェームズ・マンリー・ポラード・ザサード
Carol L Stanis
キャロル・エル・スタニス
Uzoh Cyprian Emeka
シプリアン・エメカ・ウゾフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0917790A publication Critical patent/JPH0917790A/ja
Application granted granted Critical
Publication of JP3330495B2 publication Critical patent/JP3330495B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233Copper alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181Tantalum [Ta] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684Tungsten [W] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04944th Group
    • H01L2924/04941TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04955th Group
    • H01L2924/04953TaN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/10329Gallium arsenide [GaAs]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 各種金属及び誘電体材料に対して良好な接着
性を有する金属拡散バリア層を提供する。 【解決手段】 銅などの第1の材料とAl、W、PbS
nなどの第2の材料の間に六方晶相のTaN層を組み込
んだ、電気的相互接続用の相互接続構造及びバリア層を
開示する。また、六方晶相のTaNとα相のTaの多層
をバリア層として開示する。本発明は、500℃でのア
ニール中に、分離したい材料中に銅が拡散する問題を解
決する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は金属相互接続に関
し、詳細には、VLSI及びULSIの金属相互接続、
スタッド用、半導体チップ上のCMOSゲート・スタッ
ク用、ならびにパッケージ及びディスプレイの電気的相
互接続用の金属拡散バリア及びライナに関する。
【0002】
【従来の技術】VLSI及びULSI半導体チップ上で
は、通常のチップ配線材料としてアルミニウムまたはア
ルミニウム合金が用いられている。チップ配線材料とし
て銅または銅合金を取り入れると、アルミニウム及びア
ルミニウム合金と比べて、チップの特性が改善され信頼
性が向上する。しかしながら、銅は下のシリコン基板内
に形成されたデバイス及びそれを取り囲む線後端(BE
OL)絶縁体からうまく分離しなければならない。この
分離を行うために、即ち銅の拡散を防止するために、例
えばダマシーン(Damascene)法で形成されるトレンチ
などのパターン化されたBEOL絶縁体上、あるいは例
えば銅反応性イオン・エッチング(RIE)または銅マ
スク付着法によるパターン化されていない絶縁体上に、
銅を付着する前に、薄いライナ材料を付着する。この薄
膜ライナはまた銅を周囲の誘導体と接着する接着層とし
ても働くものでなければならない。大部分の絶縁体への
銅の直接接着は一般に不十分である。
【0003】TiNは銅のバリアとして評価され、Si
2中での銅相互接続用のバリアとして文献で報告され
ている。S−Q.ワン(Wang)の「Barriers again
st copper diffusion into silicon and drift through
silicon dioxide」、MRSBulletin 19、30(1994)
には、Si/SiO2とCuとの間に配置するためのT
iNを含む種々のバリア・システムが示されている。T
iNはSiO2に対し良い接着性を有する。しかしなが
ら銅はTiNによく接着しない。非常に薄い接着剤また
はTiの接着層を使って、TiNへの銅の接着力を高め
ることができる。しかしながらこのTi層は次の熱処理
工程中に銅被膜の導電性を劇的に低下させる。さらにT
iNは、化学機械式研磨(CMP)で使用されるある種
の銅研磨スラリ中で銅と腐食対を形成することが知られ
ている。
【0004】TiNと異なり、純粋のあるいは酸素でド
ープしたTaは、SiO2のようなある種の絶縁体によ
く接着しない。また絶縁体に直接付着した時、高抵抗率
のベータ相Taを形成する。さらにTaのCuバリア特
性は、ほどほどの温度でAlと接触すると失われる。例
えばタンタル、窒化ケイ素及び窒化チタンが銅に対する
良好なバリアであることを発見した、拡散バリアの研究
が記載されている、C.K.フー(Hu)等のProc.VLS
I Multilevel Interconn.Conf.181(1986)所載の論文
を参照されたい。Ta薄膜中の酸素が銅の拡散を阻害し
た可能性があることが報告されている。
【0005】J.Appl.phys.73,300(1993)所載のL.
A.クレベンジャー(Clevenger)等の論文では、付着
圧力の影響、Cu/Ta界面におけるin situ酸素の混
入、水素及び酸素の汚染、及び銅が浸透した、HV及び
UHV電子ビーム付着されたTa薄膜の拡散バリア消失
温度における微細構造が研究されている。
【0006】Ta2Nは銅の良好なバリアであると報告
されているが、BEOL絶縁体及び銅との接着力は比較
的乏しい。これとは対照的に、TaN(N約50%)の
接着力は十分であるが、銅のTaNとの接着力は乏し
い。Taの薄層を使用して、Cu BEOLへのTaの
接着性能を低下させずに銅のTaNへの接着力を高める
ことができる。このような二成分ライナはE.G.コル
ガン(Colgan)及びP.M.フライヤー(Fryer)の米
国特許第5281485号に開示されている。しかしな
がらこのTaNの抵抗率は最低で1200μohm−c
mであり、このため大きなバイアあるいはスタッド抵抗
をもたらし、また金属ライナが冗長電流ストラップまた
はパスとして機能することが不可能になる。
【0007】底部に約250Åのライナを有するディー
プ・サブミクロン・バイア(例えば幅0.5μm未満)
では、上述のTaベースのライナの直列抵抗は1〜5オ
ームの範囲である。これとは対照的に、銅スタッドの抵
抗はTaベースのライナの10%よりも小さい。これら
のバイア抵抗はAl(Cu)/Wスタッドのその値と比
べて非常に好ましいが、その値を1オーム未満に低減す
ることが望ましい。
【0008】
【発明が解決しようとする課題】本発明の目的は、半導
体構造を形成する金属及び種々の誘電体に対して優れた
接着性を有し、良好な金属拡散バリアとして作用する、
金属相互接続用ライナを提供することである。さらに、
そのようなライナを形成するのに適した材料を提供する
ことである。
【0009】
【課題を解決するための手段】本発明によれば、閉じ込
めるべき第1の物質と第2の物質との間に位置して第2
の物質を第1の物質から分離させる、六方晶相のTaN
層を含むバリア層が提供される。第1の物質はCu、A
l、W及びPbSnの1つまたは組合せでよい。
【0010】本発明はさらに、WF6ガスと第1の物質
から分離すべき第2の物質との間に位置する六方晶相の
TaN層を提供する。
【0011】本発明はさらに、上部表面及び下部表面と
上部表面に形成された複数の溝とを有し、少なくとも1
つの溝が、下部表面まで延びて第1の絶縁層の下の第2
の相互接続構造中の対応する導電性表面を露出させる領
域を有する第1の絶縁層、複数の溝の側壁及び底部上と
露出したそれぞれの導電性表面上に形成された六方晶相
のTaN層を含むライナ、ならびに複数の溝中に形成さ
れ、複数の溝を実質的に埋める金属を含む相互接続構造
を提供する。
【0012】本発明はさらに、大抵はPb−Snで作ら
れ、良好な拡散バリア特性、BEOL絶縁体への良好な
接着性、相互接続金属のこのライナへの良好な接着性、
低い抵抗率、及びトレンチ及びバイア中での良好な共形
性を同時に達成する、VLSI/ULSI相互接続及び
C4はんだバンプ用のライナあるいはバリア層を提供す
る。相互接続及びスタッドは、アルミニウム、銅、タン
グステンまたは鉛−スズ合金製のC4はんだボールを含
むことができる。
【0013】本発明は、単独またはTaなど他の適切な
金属フィルムと組み合せた薄膜積層体として付着され
る、主として高配向性の、及び非高配向性の(ランダ
ム)六方晶相のTaN(30〜60%窒素)(50%ま
での立方晶相TaNを含むことができる)から構成され
たライナを提供する。TaNは100%六方晶相である
ことが望ましい。
【0014】前述のライナ材料は、高い保全性バリア、
低いストレス、低い抵抗率、ならびに金属及びポリマ
ー、酸化シリコン、BPSG、ダイモンド様炭素などの
様々な誘電体の双方に対する優れた接着性をもたらし、
鉛−スズはんだメタラジをCu及びAlの相互接続から
分離する。
【0015】本発明はさらに、Al配線レベルを直接上
または下のCu相互接続レベルから分離するための薄膜
材料を提供する。
【0016】本発明はさらに、MOSFET(金属酸化
物半導体電界効果トランジスタ)ゲート・スタック中
で、W、Cu、Cu合金、Al及びAl合金の金属層を
接触ケイ化物(WSi2、CoSi2、TiSi2、Ta
Si2及びPtSi)及び多結晶シリコンから分離する
ライナを提供する。
【0017】本発明はさらに、存在する金属を、Wの付
着用のプレカーサ・ガスとして使用される腐食性のWF
6などある種のガスから遮蔽するためのライナを提供す
る。
【0018】本発明はさらに、BEOL配線中のアルミ
ニウムなど金属の先行レベルに対する良好な接触抵抗を
与えるライナを提供する。
【0019】本発明はさらに、コリメーション・スパッ
タリングや化学気相付着(CVD)なしでもTiベース
の化合物よりも著しく優れた共形性を与えるライナを提
供する。
【0020】本発明はさらに、BEOL相互接続金属
を、例えばC4はんだボール中の鉛−スズと分離して合
金化または混合するのを防止するための薄膜を提供す
る。
【0021】本発明はさらに、トレンチ及びバイアBE
OL構造に付着された時に良好な共形性を示すライナ材
料を提供する。
【0022】本発明はさらに、ライナ材料の化学機械式
研磨中またはその後に、Cu、AlまたはWと腐食対を
形成しないライナ材料を提供する。
【0023】
【発明の実施の形態】図面、特に図1を参照すると、相
互接続構造10及び18の断面図が示されている。相互
接続構造10は、下部表面13及び上部表面14を有す
る絶縁層12を含む。複数の溝またはトレンチ15が絶
縁層12の上部表面14に形成されている。複数の溝1
5は半導体チップ16の配線層に対応するものでよい。
半導体チップ16に対する相互接続を完成するためにさ
らに相互接続を追加することもできる。溝15の底部1
7の選ばれた領域に、絶縁層12の下の第2の相互接続
構造18の導電性表面との接触を行うためのバイアまた
はスタッド開口11が形成されている。
【0024】相互接続構造18は絶縁層21中の溝20
に導体19を有する。ライナ22が導体19と溝20の
底及び側壁との間に示されている。
【0025】溝15中の側壁27及び底部17上にTa
N(六方晶)のライナ23を形成し、それに続いて溝1
5を実質的に埋めるために金属24を溝15中に形成す
る。金属24はCu、Al、W及びそれらの合金でよ
い。金属24はスパッタリング、物理気相付着(PV
D)、化学気相付着(CVD)または電解メッキによっ
て形成することができる。ライナ23は窒素雰囲気中で
スパッタリングによって形成することができる。ライナ
23は例えば上部TaN(六方晶)に隣接して形成した
Taの第2層を含むことができる。絶縁層12及び絶縁
層21は、例えばSiO2、Si34、ポリアミドなど
のポリマー、ダイアモンド様炭素(DLC)、及びフッ
ソ化ダイアモンド様炭素(F−DLC)でよい。
【0026】ライナ23が六方晶相TaNの高配向層で
ある場合、抵抗率は150〜300μohm−cmの範
囲となる。ライナ23が六方晶相TaNの非高配向層で
ある場合、抵抗率は300μohm−cmより高くな
る。α相のTa層をTaN(六方晶)に隣接して形成す
る場合、Ta(α相)の抵抗率は15〜60μohm−
cmの範囲となる
【0027】図2は相互接続34の断面図である。図2
には、例えばSi、SiGe、GeまたはGaAsなど
の半導体基板16が示されている。基板16の上には、
例えば二酸化シリコンなどの絶縁層35がある。絶縁層
35の上には金属24で埋めた溝またはトレンチ38を
有する絶縁層36が形成されている。絶縁層36及び金
属24は化学機械式研磨(CMP)によって形成された
共平面の上部表面39とすることができる。絶縁層40
が上部表面39上に形成されている。溝またはトレンチ
42が絶縁層40中で金属24まで形成されている。ラ
イナ23が溝42の側壁及び底部上と絶縁層40の上部
表面43上(図示せず)に形成されている。溝またはト
レンチ42は、ライナ23の上及び上部表面43上のラ
イナ(図示せず)の上が金属46で埋められている。過
剰の金属46及びライナ23をCMPによって除去する
と、図2に示した平面化上部表面43が得られる。図2
において、金属24は例えばAl、金属46はタングス
テンでよい。
【0028】図3は相互接続構造50の断面図である。
図3において、半導体基板16は熱酸化によって形成さ
れた絶縁層52をその上に有する。絶縁層54が絶縁層
52の上部表面53上に形成される。溝及びトレンチ5
6が絶縁層54中に形成され、金属、例えばAlで埋め
られる。絶縁層54と金属24はCMPで形成された共
平面の上部表面58を有する。絶縁層12が上部表面5
8上に形成される。層12は上部表面14を有する。溝
15及びバイア11が上部表面14に形成される。ライ
ナ23が溝15の側壁27及び底部17とバイアまたは
スタッド11上に形成される。金属24は、溝15及び
バイアまたはスタッド11上のライナ23の上に形成さ
れる。上部表面14はCMPで形成された平面状であ
る。絶縁層62が上部表面14上に形成される。金属2
4'を露出するための開口64が層62中に形成され
る。ライナ23'が開口64の側壁65上及び露出金属
24上に形成される。ブランケット(全面付着)金属層
66が絶縁層62及び金属24'の上部表面67上に形
成される。ブランケット金属層66は配線あるいは相互
接続用の金属パターンを形成するために、図示されてい
ないマスクを通してエッチングされる。図3中、金属層
66は例えばAlでよい。金属24'は例えばCu、金
属24は例えばAlでよい。
【0029】図3に示すように、ライナ23は金属24
と24'を分離し、ライナ23'は金属24'と金属66
を分離する。
【0030】図4は相互接続構造70の断面図である。
図4において、基板16はその上に絶縁層72、例えば
二酸化シリコンを有する。相互接続構造12が絶縁層7
2の上に形成される。絶縁層62が上部表面14上に形
成される。金属24'を露出するための開口64が層6
2中に形成される。ライナ23'が開口64の側壁65
上及び露出された金属24'上に形成される。C4接点
バンプ74は通常はPb−Snであるが、開口64中の
ライナ23'上に形成される。C4バンプは相互接続を
行うために集積回路チップ上に製造されている。C4バ
ンプは集積回路チップの上に約0.125mmだけ延
び、集積回路チップの上部表面の平面に平行な断面が球
形または円形であり、その側面から、基板によって支持
された別の電極への相互接続が行われるバンプの上部表
面まで曲がっている。
【0031】図2ないし図4において、図1または説明
中の図より前の図の装置に対応する機能に対して同じ参
照記号を使用する。
【0032】図5は物理気相付着(PVD)によって形
成されたTaN(六方晶)薄膜のX線回折像のグラフで
ある。高配向及び非配向性のTaN(六方晶)薄膜を作
成するために次のPVD装置を用いた。直流モードすな
わちDCモードまたは無線周波数モードすなわちRFモ
ードのマグネトロン・システムを用いてTaN(六方
晶)薄膜を反応性スパッタ付着した。上述の条件下で作
成した高配向及び非配向性のTaN(六方晶)薄膜は、
150〜800μohm−cmの範囲の抵抗率を有す
る。図5中、縦軸は強度、横軸は2θを示す。曲線76
は2つの薄膜のX線回折像を示す。第1の薄膜は好まし
い高配向度を有し、第2の薄膜は非配向性である。曲線
78は約37°で単一ピークを示す。
【0033】図5のX線で測定した高配向TaN(六方
晶)薄膜の透過電子顕微鏡(TEM)回折像は、六方晶
相の指標となる環を示し、TaNバリアの六方晶構造が
確認された。
【0034】図5のX線で測定したTaN(六方晶)薄
膜の透過電子顕微鏡(TEM)写真は、大きさが約20
〜30nmの高配向性六方晶TaN結晶粒を示した。
【0035】別のTaN(六方晶)の透過電子顕微鏡
(TEM)写真は、大きさがやはり約20〜30nmの
ランダム配向性六方晶TaN結晶粒を示している。
【0036】図6はSiO2/Cu/TaN(六方晶)
/Al多層構造の抵抗と温度の関係を示すグラフであ
る。図6中、縦軸は抵抗(オーム/cm2)を表し、横
軸は温度(℃)を表す。曲線80は温度が上昇する際の
抵抗、曲線82は温度が降下する際の抵抗を示してい
る。曲線80及び82は、500℃以上の温度までTa
N(六方晶)がCuをAlから分離するのに有効である
との証拠を与える。
【0037】図7はCuをAlから分離するTaN(六
方晶)のライナの断面図である。図7中、相互接続構造
が、Al(Cu)層84、SiO2絶縁層85、底部及
び側壁上にライナ87を備える開口あるいはバイア86
と共に示されている。開口86はライナ87の内側をC
u88で埋められている。過剰のライナ87及びCu8
8は、絶縁層85の上部表面89及びCu88の上部表
面90を形成するために、CMPによって除去されてい
る。500℃で6時間アニール後のライナ87は無傷で
かつ明確であり、Cuがライナ87を通してAl(C
u)層に浸透しなかったことを示している。
【0038】図8はP−MOSFET(P型金属酸化物
半導体電界効果トランジスタ)中でケイ化物ゲート接点
とWスタッドの間で使用される、本発明開示のTaN
(六方晶)バリアを示す断面図である。
【0039】TaNは、高抵抗率のβ相Taとは対照的
に低い抵抗率のα相Ta(rho=15〜60μohm
−cm)のみを生じるように働くとして知られている利
点を有する。TaN(六方晶)を使用することにより、
TaN(六方晶)/α相Ta接合ライナを備えるディー
プ・サブミクロン銅バイアのバイア抵抗は0.25〜1
オームの範囲の抵抗率となる。この抵抗率は、Ta単独
あるいは他の物質を使用した従来の銅バイア・システム
に比べて約5倍の大幅な改善である。この抵抗率はおそ
らく幾つかの大手半導体メーカによって現在使用されて
いるAl(Cu)/Wバイア・システムよりも1桁良
い。
【0040】TaN(六方晶)層単独あるいはTa(α
層)の第2の層を伴うTaN層を含むバリア層及び相互
接続構造について説明し例示したが、当業者にとって
は、特許請求の範囲によってのみ限定される本発明の広
い範囲から逸脱することなしに改良及び変更が可能なこ
とは明白であろう。
【0041】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0042】(1)閉じ込めるべき第1の物質と第2の
物質との間に置かれ、前記第2の物質を前記第1の物質
から分離する、六方晶相TaN薄膜を含むバリア層。 (2)前記第1の物質がCu、Cu合金、Al、Al合
金、W及びPbSnからなる群から選ばれることを特徴
とする、上記(1)に記載のバリア層。 (3)前記第2の物質がSiO2、スピンオン・ガラ
ス、Si34、ポリアミド、ダイアモンド様炭素(DL
C)及びフッ素化ダイアモンド様炭素(F−DLC)、
WSi2、CoSi2、TiSi2、ならびにPtSiか
らなる群から選ばれることを特徴とする、上記(1)に
記載のバリア層。 (4)六方晶相TaN薄膜が150〜300μohm−
cmの抵抗率を有する高配向層であることを特徴とす
る、上記(1)に記載のバリア層。 (5)前記六方晶相TaN薄膜が300μohm−cm
より高い抵抗率を有する非高配向層であることを特徴と
する、上記(1)に記載のバリア層。 (6)前記TaN層に隣接して形成したTa層をさらに
含む、上記(1)に記載のバリア層。 (7)前記Ta層がα相であることを特徴とする、上記
(6)に記載のバリア層。 (8)前記Ta層が前記TaN層上に形成されることを
特徴とする、上記(7)に記載のバリア層。 (9)前記Ta層が15〜60μohm−cmの範囲の
抵抗率を有することを特徴とする、上記(8)に記載の
バリア層。 (10)上部及び下部表面と前記上部表面に形成された
複数の溝を有し、少なくとも1つの前記溝が前記下部表
面まで延びて、第1の絶縁層の下の第2の相互接続構造
中の対応する導電性表面を露出させることを特徴とす
る、第1の絶縁層、前記複数の溝の側壁及び底部上と前
記露出されたそれぞれの導電性表面上に形成された六方
晶相TaNの層を含むライナ、及び前記複数の溝中に形
成され、前記複数の溝を実質的に埋める金属を含む相互
接続構造。 (11)前記金属がCu、Al、W及びそれらの合金か
ら成る群から選ばれることを特徴とする、上記(10)
に記載の相互接続構造。 (12)前記第1の絶縁層が、SiO2、スピンオン・
ガラス、Si34、ポリアミド、ダイアモンド様炭素
(DLC)及びフッ素化ダイアモンド様炭素(F−DL
C)から成る群から選ばれた物質を含むことを特徴とす
る、上記(10)に記載の相互接続構造。 (13)前記六方晶TaN層が150〜300μohm
−cmの範囲の抵抗率を有する高配向層であることを特
徴とする、上記(10)に記載の相互接続構造。 (14)前記六方晶TaN層が300μohm−cmよ
り高い抵抗率を有する非配向層であることを特徴とす
る、上記(10)に記載の相互接続構造。 (15)前記ライナが前記六方晶TaNに隣接するTa
層をさらに含むことを特徴とする、上記(10)に記載
の相互接続構造。 (16)前記Ta層がα相であることを特徴とする、上
記(12)に記載の相互接続構造。 (17)前記Ta層が15〜60μohm−cmの範囲
の抵抗率を有することを特徴とする、上記(14)に記
載の相互接続構造。 (18)前記相互接続構造が半導体チップ上に形成され
ることを特徴とする、上記(10)に記載の相互接続構
造。 (19)前記相互接続構造がディスプレイ装置上に形成
されることを特徴とする、上記(10)に記載の相互接
続構造。 (20)SiO2層、多結晶シリコン層、TaN(六方
晶)層、及び金属層の原子が前記多結晶シリコン層から
分離されている金属層を含むMOSトランジスタのチャ
ンネル上のゲート・スタック。 (21)前記金属がW、Cu、Cu合金、Al、及びA
l合金からなる群から選ばれることを特徴とする、上記
(20)に記載のゲート・スタック。 (22)SiO2層、多結晶シリコン層、ケイ化物層、
TaN(六方晶)層、及び金属層の原子が前記ケイ化物
層から分離されている金属層を含むMOSトランジスタ
のチャンネル上のゲート・スタック。 (23)前記ケイ化物が、WSi2、CoSi2、TiS
2、TaSi2、及びPtSiからなる群から選ばれる
ことを特徴とする、上記(21)に記載のゲート・スタ
ック。 (24)前記金属がW、Cu、Cu合金、Al、及びA
l合金から成る群から選ばれることを特徴とする、上記
(22)に記載のゲート・スタック。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の断面図である。
【図2】本発明の第2の実施形態の断面図である。
【図3】本発明の第3の実施形態の断面図である。
【図4】本発明の第4の実施形態の断面図である。
【図5】TaN(六方晶)薄膜のX線回折像のグラフで
ある。
【図6】SiO2/Cu/TaN(六方晶)/Al層状
構造の抵抗と温度の関係を示すグラフである。
【図7】CuをAlから分離するためのTaN(六方
晶)のライナの断面図である。
【図8】本発明の第5の実施形態の断面図である。
【符号の説明】
10 相互接続構造 12 絶縁層 15 溝 16 半導体チップ 18 相互接続構造 19 導体 20 溝 21 絶縁層 23 ライナ 24 金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック・ウィリアム・デハーヴェン アメリカ合衆国12603 ニューヨーク州ポ ーキープシー チェリー・ヒル・ドライブ 203 (72)発明者 ダニエル・チャールズ・エーデルステイン アメリカ合衆国10801 ニューヨーク州ニ ュー・ロッシェル グラマシー・プレース 15 (72)発明者 デービッド・ピーター・クラウス アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ リッジ・ストリート 2444 (72)発明者 ジェームズ・マンリー・ポラード・ザサー ド アメリカ合衆国06801 コネチカット州ベ セル サクソン・ロード 2 (72)発明者 キャロル・エル・スタニス アメリカ合衆国04101 メイン州ポートラ ンド イースタン・プロムナード 208 (72)発明者 シプリアン・エメカ・ウゾフ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション ブリッジ・ ストリート 657

Claims (24)

    【特許請求の範囲】
  1. 【請求項1】閉じ込めるべき第1の物質と第2の物質と
    の間に置かれ、前記第2の物質を前記第1の物質から分
    離する、六方晶相TaN薄膜を含むバリア層。
  2. 【請求項2】前記第1の物質がCu、Cu合金、Al、
    Al合金、W及びPbSnからなる群から選ばれること
    を特徴とする、請求項1に記載のバリア層。
  3. 【請求項3】前記第2の物質がSiO2、スピンオン・
    ガラス、Si34、ポリアミド、ダイアモンド様炭素
    (DLC)及びフッ素化ダイアモンド様炭素(F−DL
    C)、WSi2、CoSi2、TiSi2、ならびにPt
    Siからなる群から選ばれることを特徴とする、請求項
    1に記載のバリア層。
  4. 【請求項4】六方晶相TaN薄膜が150〜300μo
    hm−cmの抵抗率を有する高配向層であることを特徴
    とする、請求項1に記載のバリア層。
  5. 【請求項5】前記六方晶相TaN薄膜が300μohm
    −cmより高い抵抗率を有する非高配向層であることを
    特徴とする、請求項1に記載のバリア層。
  6. 【請求項6】前記TaN層に隣接して形成したTa層を
    さらに含む、請求項1に記載のバリア層。
  7. 【請求項7】前記Ta層がα相であることを特徴とす
    る、請求項6に記載のバリア層。
  8. 【請求項8】前記Ta層が前記TaN層上に形成される
    ことを特徴とする、請求項7に記載のバリア層。
  9. 【請求項9】前記Ta層が15〜60μohm−cmの
    範囲の抵抗率を有することを特徴とする、請求項8に記
    載のバリア層。
  10. 【請求項10】上部及び下部表面と前記上部表面に形成
    された複数の溝を有し、少なくとも1つの前記溝が前記
    下部表面まで延びて、第1の絶縁層の下の第2の相互接
    続構造中の対応する導電性表面を露出させることを特徴
    とする、第1の絶縁層、 前記複数の溝の側壁及び底部上と前記露出されたそれぞ
    れの導電性表面上に形成された六方晶相TaNの層を含
    むライナ、及び前記複数の溝中に形成され、前記複数の
    溝を実質的に埋める金属を含む相互接続構造。
  11. 【請求項11】前記金属がCu、Al、W及びそれらの
    合金から成る群から選ばれることを特徴とする、請求項
    10に記載の相互接続構造。
  12. 【請求項12】前記第1の絶縁層が、SiO2、スピン
    オン・ガラス、Si34、ポリアミド、ダイアモンド様
    炭素(DLC)及びフッ素化ダイアモンド様炭素(F−
    DLC)から成る群から選ばれた物質を含むことを特徴
    とする、請求項10に記載の相互接続構造。
  13. 【請求項13】前記六方晶TaN層が150〜300μ
    ohm−cmの範囲の抵抗率を有する高配向層であるこ
    とを特徴とする、請求項10に記載の相互接続構造。
  14. 【請求項14】前記六方晶TaN層が300μohm−
    cmより高い抵抗率を有する非配向層であることを特徴
    とする、請求項10に記載の相互接続構造。
  15. 【請求項15】前記ライナが前記六方晶TaNに隣接す
    るTa層をさらに含むことを特徴とする、請求項10に
    記載の相互接続構造。
  16. 【請求項16】前記Ta層がα相であることを特徴とす
    る、請求項12に記載の相互接続構造。
  17. 【請求項17】前記Ta層が15〜60μohm−cm
    の範囲の抵抗率を有することを特徴とする、請求項14
    に記載の相互接続構造。
  18. 【請求項18】前記相互接続構造が半導体チップ上に形
    成されることを特徴とする、請求項10に記載の相互接
    続構造。
  19. 【請求項19】前記相互接続構造がディスプレイ装置上
    に形成されることを特徴とする、請求項10に記載の相
    互接続構造。
  20. 【請求項20】SiO2層、 多結晶シリコン層、 TaN(六方晶)層、及び金属層の原子が前記多結晶シ
    リコン層から分離されている金属層を含むMOSトラン
    ジスタのチャンネル上のゲート・スタック。
  21. 【請求項21】前記金属がW、Cu、Cu合金、Al、
    及びAl合金からなる群から選ばれることを特徴とす
    る、請求項20に記載のゲート・スタック。
  22. 【請求項22】SiO2層、 多結晶シリコン層、 ケイ化物層、 TaN(六方晶)層、及び金属層の原子が前記ケイ化物
    層から分離されている金属層を含むMOSトランジスタ
    のチャンネル上のゲート・スタック。
  23. 【請求項23】前記ケイ化物が、WSi2、CoSi2
    TiSi2、TaSi2、及びPtSiからなる群から選
    ばれることを特徴とする、請求項21に記載のゲート・
    スタック。
  24. 【請求項24】前記金属がW、Cu、Cu合金、Al、
    及びAl合金から成る群から選ばれることを特徴とす
    る、請求項22に記載のゲート・スタック。
JP16339896A 1995-06-30 1996-06-24 電気的相互接続用薄膜金属バリア層 Expired - Lifetime JP3330495B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US49706595A 1995-06-30 1995-06-30
US08/497065 1995-06-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2002137914A Division JP4346866B2 (ja) 1995-06-30 2002-05-14 TaN材料のバリア層を含む構造

Publications (2)

Publication Number Publication Date
JPH0917790A true JPH0917790A (ja) 1997-01-17
JP3330495B2 JP3330495B2 (ja) 2002-09-30

Family

ID=23975322

Family Applications (2)

Application Number Title Priority Date Filing Date
JP16339896A Expired - Lifetime JP3330495B2 (ja) 1995-06-30 1996-06-24 電気的相互接続用薄膜金属バリア層
JP2002137914A Expired - Lifetime JP4346866B2 (ja) 1995-06-30 2002-05-14 TaN材料のバリア層を含む構造

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2002137914A Expired - Lifetime JP4346866B2 (ja) 1995-06-30 2002-05-14 TaN材料のバリア層を含む構造

Country Status (3)

Country Link
US (2) US6291885B1 (ja)
EP (1) EP0751566A3 (ja)
JP (2) JP3330495B2 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140234A (en) * 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
JP2000323432A (ja) * 1999-05-11 2000-11-24 Toshiba Corp スパッタターゲット、配線膜および電子部品
JP2002503766A (ja) * 1998-02-12 2002-02-05 エーシーエム リサーチ,インコーポレイティド メッキ設備及び方法
JP2002524837A (ja) * 1997-12-19 2002-08-06 アプライド マテリアルズ インコーポレイテッド 銅相互接続の電気移動耐性が改善されるように調整されたバリヤー層
US6441489B1 (en) 1999-03-23 2002-08-27 Nec Corporation Semiconductor device with tantalum nitride barrier film
JP2002343859A (ja) * 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
JP2003068741A (ja) * 2001-06-13 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004501504A (ja) * 2000-04-18 2004-01-15 モトローラ・インコーポレイテッド 相互接続構造を形成するための方法及び装置
US6770977B2 (en) 2001-06-13 2004-08-03 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2004253781A (ja) * 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置およびその製造方法
US6818992B1 (en) 1999-04-23 2004-11-16 International Business Machines Corporation Self-aligned copper silicide formation for improved adhesion/electromigration
US6873027B2 (en) 2001-10-26 2005-03-29 International Business Machines Corporation Encapsulated energy-dissipative fuse for integrated circuits and method of making the same
JP2008281196A (ja) * 2007-04-11 2008-11-20 Ntn Corp 二輪車減速機用軸受
JP2019083333A (ja) * 2019-01-22 2019-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057237A (en) * 1997-04-29 2000-05-02 Applied Materials, Inc. Tantalum-containing barrier layers for copper
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
JPH11135506A (ja) * 1997-10-31 1999-05-21 Nec Corp 半導体装置の製造方法
US7253109B2 (en) 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
DE69839043T2 (de) 1997-12-10 2009-01-22 Nxp B.V. Halblerteranordnung und verfahren zur herstellung
EP1042793A1 (de) 1997-12-16 2000-10-11 Infineon Technologies AG Barriereschicht für kupfermetallisierung
US6251528B1 (en) * 1998-01-09 2001-06-26 International Business Machines Corporation Method to plate C4 to copper stud
KR19990083024A (ko) * 1998-04-08 1999-11-25 윌리엄 비. 켐플러 구리 메탈리제이션를 위한 po 플로우
JP3149846B2 (ja) 1998-04-17 2001-03-26 日本電気株式会社 半導体装置及びその製造方法
US6287977B1 (en) * 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
US6221757B1 (en) * 1999-01-20 2001-04-24 Infineon Technologies Ag Method of making a microelectronic structure
US6303500B1 (en) * 1999-02-24 2001-10-16 Micron Technology, Inc. Method and apparatus for electroless plating a contact pad
US6375693B1 (en) 1999-05-07 2002-04-23 International Business Machines Corporation Chemical-mechanical planarization of barriers or liners for copper metallurgy
DE19922557B4 (de) 1999-05-17 2004-11-04 Infineon Technologies Ag Verfahren zum Abscheiden einer TaN/Ta-Zweischicht-Diffusionsbarriere
US6133136A (en) * 1999-05-19 2000-10-17 International Business Machines Corporation Robust interconnect structure
US6339258B1 (en) * 1999-07-02 2002-01-15 International Business Machines Corporation Low resistivity tantalum
US6498385B1 (en) 1999-09-01 2002-12-24 International Business Machines Corporation Post-fuse blow corrosion prevention structure for copper fuses
US6426557B1 (en) * 2000-02-25 2002-07-30 International Business Machines Corporation Self-aligned last-metal C4 interconnection layer for Cu technologies
DE10014917B4 (de) 2000-03-17 2004-12-02 Infineon Technologies Ag Verfahren zur Herstellung einer Kontaktschicht
JP3651765B2 (ja) * 2000-03-27 2005-05-25 株式会社東芝 半導体装置
JP2002064190A (ja) * 2000-08-18 2002-02-28 Mitsubishi Electric Corp 半導体装置
US20020142589A1 (en) * 2001-01-31 2002-10-03 Applied Materials, Inc. Method of obtaining low temperature alpha-ta thin films using wafer bias
US6566242B1 (en) 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
US6429524B1 (en) 2001-05-11 2002-08-06 International Business Machines Corporation Ultra-thin tantalum nitride copper interconnect barrier
WO2003008660A1 (en) * 2001-07-19 2003-01-30 Trikon Holdings Limited Depositing a tantalum film
WO2003009372A2 (en) * 2001-07-20 2003-01-30 Applied Materials, Inc. Low resistivity tantalum nitride/tantalum bilayer stack
JP2003133312A (ja) * 2001-10-25 2003-05-09 Hitachi Ltd 半導体装置およびその製造方法
US6727176B2 (en) * 2001-11-08 2004-04-27 Advanced Micro Devices, Inc. Method of forming reliable Cu interconnects
US6727592B1 (en) * 2002-02-22 2004-04-27 Advanced Micro Devices, Inc. Copper interconnect with improved barrier layer
DE10241154A1 (de) * 2002-09-05 2004-03-11 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Zwischenmaterialien und zugehörige Komponenten
US6794753B2 (en) * 2002-12-27 2004-09-21 Lexmark International, Inc. Diffusion barrier and method therefor
US7294241B2 (en) * 2003-01-03 2007-11-13 Chartered Semiconductor Manufacturing Ltd. Method to form alpha phase Ta and its application to IC manufacturing
CN1317745C (zh) * 2003-06-13 2007-05-23 联华电子股份有限公司 形成阻障层的方法与结构
JP2005019493A (ja) * 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置
US20050037613A1 (en) * 2003-08-14 2005-02-17 Stephan Grunow Diffusion barrier for copper lines in integrated circuits
US6992390B2 (en) * 2003-11-07 2006-01-31 International Business Machines Corp. Liner with improved electromigration redundancy for damascene interconnects
US20050118796A1 (en) * 2003-11-28 2005-06-02 Chiras Stefanie R. Process for forming an electrically conductive interconnect
BRPI0509189A (pt) * 2004-03-24 2007-09-25 Starck H C Inc métodos para a formação de filmes de alfa e beta tántalo com microestruturas controladas
US20050221612A1 (en) * 2004-04-05 2005-10-06 International Business Machines Corporation A low thermal budget (mol) liner, a semiconductor device comprising said liner and method of forming said semiconductor device
US7071097B2 (en) * 2004-07-09 2006-07-04 International Business Machines Corporation Method for improved process latitude by elongated via integration
JP4455214B2 (ja) * 2004-08-05 2010-04-21 Necエレクトロニクス株式会社 半導体装置およびその製造方法
US7157795B1 (en) * 2004-09-07 2007-01-02 Advanced Micro Devices, Inc. Composite tantalum nitride/tantalum copper capping layer
US7196014B2 (en) * 2004-11-08 2007-03-27 International Business Machines Corporation System and method for plasma induced modification and improvement of critical dimension uniformity
US7078810B2 (en) * 2004-12-01 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
US7737019B1 (en) * 2005-03-08 2010-06-15 Spansion Llc Method for containing a silicided gate within a sidewall spacer in integrated circuit technology
US7449409B2 (en) * 2005-03-14 2008-11-11 Infineon Technologies Ag Barrier layer for conductive features
US7323780B2 (en) * 2005-11-10 2008-01-29 International Business Machines Corporation Electrical interconnection structure formation
US7517736B2 (en) * 2006-02-15 2009-04-14 International Business Machines Corporation Structure and method of chemically formed anchored metallic vias
US7435674B2 (en) * 2006-03-27 2008-10-14 International Business Machines Corporation Dielectric interconnect structures and methods for forming the same
US7446058B2 (en) * 2006-05-25 2008-11-04 International Business Machines Corporation Adhesion enhancement for metal/dielectric interface
US7713866B2 (en) 2006-11-21 2010-05-11 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7977798B2 (en) * 2007-07-26 2011-07-12 Infineon Technologies Ag Integrated circuit having a semiconductor substrate with a barrier layer
US20090194846A1 (en) * 2008-02-02 2009-08-06 Edward Yi Chang Fully Cu-metallized III-V group compound semiconductor device with palladium/germanium/copper ohmic contact system
US7928569B2 (en) * 2008-08-14 2011-04-19 International Business Machines Corporation Redundant barrier structure for interconnect and wiring applications, design structure and method of manufacture
US7863106B2 (en) 2008-12-24 2011-01-04 International Business Machines Corporation Silicon interposer testing for three dimensional chip stack
US8242600B2 (en) 2009-05-19 2012-08-14 International Business Machines Corporation Redundant metal barrier structure for interconnect applications
US8336204B2 (en) 2009-07-27 2012-12-25 International Business Machines Corporation Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application
JP5626010B2 (ja) 2011-02-25 2014-11-19 富士通株式会社 半導体装置及びその製造方法、電源装置
US8420531B2 (en) 2011-06-21 2013-04-16 International Business Machines Corporation Enhanced diffusion barrier for interconnect structures
US9831122B2 (en) 2012-05-29 2017-11-28 Globalfoundries Inc. Integrated circuit including wire structure, related method and design structure
US8816500B2 (en) * 2012-12-14 2014-08-26 Infineon Technologies Ag Semiconductor device having peripheral polymer structures
CN103280447B (zh) * 2013-04-25 2015-12-09 京东方科技集团股份有限公司 电路板、其制作方法以及显示装置
CN104576513B (zh) * 2013-10-29 2017-08-08 中芯国际集成电路制造(上海)有限公司 防止铜扩散的双层阻挡层及相应的制造方法
US9583417B2 (en) 2014-03-12 2017-02-28 Invensas Corporation Via structure for signal equalization
CN104993031B (zh) * 2015-06-12 2018-03-06 映瑞光电科技(上海)有限公司 高压倒装led芯片及其制造方法
US9991330B1 (en) 2017-01-11 2018-06-05 International Business Machines Corporation Resistors with controlled resistivity
US10283583B2 (en) 2017-01-11 2019-05-07 International Business Machines Corporation 3D resistor structure with controlled resistivity
US9972672B1 (en) 2017-01-11 2018-05-15 International Business Machines Corporation Tunable resistor with curved resistor elements
US10916503B2 (en) 2018-09-11 2021-02-09 International Business Machines Corporation Back end of line metallization structure
US20210143061A1 (en) * 2019-11-07 2021-05-13 International Business Machines Corporation Hybrid metallization and dielectric interconnects in top via configuration
FR3108205A1 (fr) * 2020-03-12 2021-09-17 Stmicroelectronics (Grenoble 2) Sas Circuit intégré comprenant une partie d’interconnexion comportant un élément de soudure saillant et procédé de fabrication correspondant

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0024863B1 (en) * 1979-08-31 1983-05-25 Fujitsu Limited A tantalum thin film capacitor and process for producing the same
US4385116A (en) 1980-07-15 1983-05-24 Eli Lilly And Company Demethylmacrocin and process for its production
US4386116A (en) 1981-12-24 1983-05-31 International Business Machines Corporation Process for making multilayer integrated circuit substrate
US4640004A (en) * 1984-04-13 1987-02-03 Fairchild Camera & Instrument Corp. Method and structure for inhibiting dopant out-diffusion
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4944836A (en) 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US5316974A (en) * 1988-12-19 1994-05-31 Texas Instruments Incorporated Integrated circuit copper metallization process using a lift-off seed layer and a thick-plated conductor layer
JPH0819516B2 (ja) * 1990-10-26 1996-02-28 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 薄膜状のアルファTaを形成するための方法および構造
US5221449A (en) 1990-10-26 1993-06-22 International Business Machines Corporation Method of making Alpha-Ta thin films
US6475903B1 (en) 1993-12-28 2002-11-05 Intel Corporation Copper reflow process
US5744376A (en) 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002524837A (ja) * 1997-12-19 2002-08-06 アプライド マテリアルズ インコーポレイテッド 銅相互接続の電気移動耐性が改善されるように調整されたバリヤー層
US6140234A (en) * 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
US7456501B1 (en) 1998-01-20 2008-11-25 International Business Machines Corporation Semiconductor structure having recess with conductive metal
JP2002503766A (ja) * 1998-02-12 2002-02-05 エーシーエム リサーチ,インコーポレイティド メッキ設備及び方法
US6441489B1 (en) 1999-03-23 2002-08-27 Nec Corporation Semiconductor device with tantalum nitride barrier film
US6818992B1 (en) 1999-04-23 2004-11-16 International Business Machines Corporation Self-aligned copper silicide formation for improved adhesion/electromigration
JP2000323432A (ja) * 1999-05-11 2000-11-24 Toshiba Corp スパッタターゲット、配線膜および電子部品
JP2004501504A (ja) * 2000-04-18 2004-01-15 モトローラ・インコーポレイテッド 相互接続構造を形成するための方法及び装置
US6624516B2 (en) 2001-05-15 2003-09-23 Mitsubishi Denki Kabushiki Kaisha Structure for connecting interconnect lines with interposed layer including metal layers and metallic compound layer
US6780769B2 (en) 2001-05-15 2004-08-24 Renesas Technology Corp. Method of manufacturing structure for connecting interconnect lines including metal layer with thickness larger than thickness of metallic compound layer
JP2002343859A (ja) * 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
JP2003068741A (ja) * 2001-06-13 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6770977B2 (en) 2001-06-13 2004-08-03 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6873027B2 (en) 2001-10-26 2005-03-29 International Business Machines Corporation Encapsulated energy-dissipative fuse for integrated circuits and method of making the same
JP2004253781A (ja) * 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置およびその製造方法
JP2008281196A (ja) * 2007-04-11 2008-11-20 Ntn Corp 二輪車減速機用軸受
JP2019083333A (ja) * 2019-01-22 2019-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP4346866B2 (ja) 2009-10-21
US20020046874A1 (en) 2002-04-25
JP3330495B2 (ja) 2002-09-30
EP0751566A2 (en) 1997-01-02
EP0751566A3 (en) 1997-02-26
US6291885B1 (en) 2001-09-18
JP2003007707A (ja) 2003-01-10
US6437440B1 (en) 2002-08-20

Similar Documents

Publication Publication Date Title
JP3330495B2 (ja) 電気的相互接続用薄膜金属バリア層
KR100339179B1 (ko) 상호 접속 구조 및 그 형성 방법
US5892282A (en) Barrier-less plug structure
US5939788A (en) Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US6482735B1 (en) Method for improved metal fill by treatment of mobility layers
US5925933A (en) Interconnect structure using Al2 -Cu for an integrated circuit chip
US6391777B1 (en) Two-stage Cu anneal to improve Cu damascene process
US8003524B2 (en) Plating seed layer including an oxygen/nitrogen transition region for barrier enhancement
US6506668B1 (en) Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
US5847461A (en) Integrated circuit structure having contact openings and vias filled by self-extrusion of overlying metal layer
US20070111522A1 (en) Formation of metal silicide layer over copper interconnect for reliability enhancement
JPH05343532A (ja) 耐熱金属でキャップした低抵抗率の導体構造およびその形成方法
US6479389B1 (en) Method of doping copper metallization
US6229213B1 (en) Germanium alloy electrical interconnect structure
US7452805B2 (en) Aluminum based conductor for via fill and interconnect
US7098537B2 (en) Interconnect structure diffusion barrier with high nitrogen content
US6724087B1 (en) Laminated conductive lines and methods of forming the same
US7169706B2 (en) Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
JP2000340565A (ja) 半導体集積回路装置およびその製造方法
JP2002141303A (ja) 向上した濡れ性、障壁効率、デバイス信頼性を有する拡散障壁材料におけるSiの現場同時堆積
EP0746026A2 (en) Improvements in or relating to semiconductor products

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070719

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080719

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080719

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090719

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100719

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110719

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110719

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120719

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130719

Year of fee payment: 11

EXPY Cancellation because of completion of term