JP4346866B2 - ＴａＮ材料のバリア層を含む構造 - Google Patents

ＴａＮ材料のバリア層を含む構造 Download PDF

Info

Publication number
JP4346866B2
JP4346866B2 JP2002137914A JP2002137914A JP4346866B2 JP 4346866 B2 JP4346866 B2 JP 4346866B2 JP 2002137914 A JP2002137914 A JP 2002137914A JP 2002137914 A JP2002137914 A JP 2002137914A JP 4346866 B2 JP4346866 B2 JP 4346866B2
Authority
JP
Japan
Prior art keywords
layer
insulating layer
tan
liner
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002137914A
Other languages
English (en)
Other versions
JP2003007707A (ja
Inventor
シリル・キャブラル・ジュニア
パトリック・ウィリアム・デハーヴェン
ダニエル・チャールズ・エーデルステイン
デービッド・ピーター・クラウス
ジェームズ・マンリー・ポラード・ザサード
キャロル・エル・スタニス
シプリアン・エメカ・ウゾフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2003007707A publication Critical patent/JP2003007707A/ja
Application granted granted Critical
Publication of JP4346866B2 publication Critical patent/JP4346866B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は金属相互接続に関し、詳細には、ＶＬＳＩ及びＵＬＳＩの金属相互接続、スタッド用、半導体チップ上のＣＭＯＳゲート・スタック用、ならびにパッケージ及びディスプレイの電気的相互接続用の金属拡散バリア及びライナに関する。
【０００２】
【従来の技術】
ＶＬＳＩ及びＵＬＳＩ半導体チップ上では、通常のチップ配線材料としてアルミニウムまたはアルミニウム合金が用いられている。チップ配線材料として銅または銅合金を取り入れると、アルミニウム及びアルミニウム合金と比べて、チップの特性が改善され信頼性が向上する。しかしながら、銅は下のシリコン基板内に形成されたデバイス及びそれを取り囲む線後端（ＢＥＯＬ）絶縁体からうまく分離しなければならない。この分離を行うために、即ち銅の拡散を防止するために、例えばダマシーン（Damascene）法で形成されるトレンチなどのパターン化されたＢＥＯＬ絶縁体上、あるいは例えば銅反応性イオン・エッチング（ＲＩＥ）または銅マスク付着法によるパターン化されていない絶縁体上に、銅を付着する前に、薄いライナ材料を付着する。この薄膜ライナはまた銅を周囲の誘導体と接着する接着層としても働くものでなければならない。大部分の絶縁体への銅の直接接着は一般に不十分である。
【０００３】
ＴｉＮは銅のバリアとして評価され、ＳｉＯ2中での銅相互接続用のバリアとして文献で報告されている。Ｓ−Ｑ．ワン（Ｗａｎｇ）の「Barriers against copper diffusion into silicon and drift through silicon dioxide」、ＭＲＳ Bulletin 19、30（1994）には、Ｓｉ／ＳｉＯ2とＣｕとの間に配置するためのＴｉＮを含む種々のバリア・システムが示されている。ＴｉＮはＳｉＯ2に対し良い接着性を有する。しかしながら銅はＴｉＮによく接着しない。非常に薄い接着剤またはＴｉの接着層を使って、ＴｉＮへの銅の接着力を高めることができる。しかしながらこのＴｉ層は次の熱処理工程中に銅被膜の導電性を劇的に低下させる。さらにＴｉＮは、化学機械式研磨（ＣＭＰ）で使用されるある種の銅研磨スラリ中で銅と腐食対を形成することが知られている。
【０００４】
ＴｉＮと異なり、純粋のあるいは酸素でドープしたＴａは、ＳｉＯ2のようなある種の絶縁体によく接着しない。また絶縁体に直接付着した時、高抵抗率のベータ相Ｔａを形成する。さらにＴａのＣｕバリア特性は、ほどほどの温度でＡｌと接触すると失われる。例えばタンタル、窒化ケイ素及び窒化チタンが銅に対する良好なバリアであることを発見した、拡散バリアの研究が記載されている、Ｃ．Ｋ．フー（Ｈｕ）等のProc.VLSI Multilevel Interconn.Conf.181（1986）所載の論文を参照されたい。Ｔａ薄膜中の酸素が銅の拡散を阻害した可能性があることが報告されている。
【０００５】
J.Appl.phys.73,300（1993）所載のＬ．Ａ．クレベンジャー（Clevenger）等の論文では、付着圧力の影響、Ｃｕ／Ｔａ界面におけるin situ酸素の混入、水素及び酸素の汚染、及び銅が浸透した、ＨＶ及びＵＨＶ電子ビーム付着されたＴａ薄膜の拡散バリア消失温度における微細構造が研究されている。
【０００６】
Ｔａ2Ｎは銅の良好なバリアであると報告されているが、ＢＥＯＬ絶縁体及び銅との接着力は比較的乏しい。これとは対照的に、ＴａＮ（Ｎ約５０％）の接着力は十分であるが、銅への接着力はやや劣る。Ｔａの薄層を使用して、Ｃｕ ＢＥＯＬへのＴａの接着性能を低下させずに銅のＴａＮへの接着力を高めることができる。このような二成分ライナはＥ．Ｇ．コルガン（Colgan）及びＰ．Ｍ．フライヤー（Fryer）の米国特許第５２８１４８５号に開示されている。しかしながらこのＴａＮの抵抗率は最低で１２００μｏｈｍ−ｃｍであり、このため大きなバイアあるいはスタッド抵抗をもたらし、また金属ライナが冗長電流ストラップまたはパスとして機能することが不可能になる。
【０００７】
底部に約２５０Åのライナを有するディープ・サブミクロン・バイア（例えば幅０．５μｍ未満）では、上述のＴａベースのライナの直列抵抗は１〜５オームの範囲である。これとは対照的に、銅スタッドの抵抗はＴａベースのライナの１０％よりも小さい。これらのバイア抵抗はＡｌ（Ｃｕ）／Ｗスタッドのその値と比べて非常に好ましいが、その値を１オーム未満に低減することが望ましい。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、低い電気抵抗率を有し、半導体構造を形成する金属及び種々の誘電体に対して優れた接着性を有し、良好な金属拡散バリアとして作用する、金属相互接続用ライナを提供することである。さらに、そのようなライナを形成するのに適した材料を提供することである。
【０００９】
【課題を解決するための手段】
本発明によれば、閉じ込めるべき第１の物質と第２の物質との間に位置して第２の物質を第１の物質から分離させる、六方晶相のＴａＮ層を含むバリア層が提供される。第１の物質はＣｕ、Ａｌ、Ｗ及びＰｂＳｎの１つまたは組合せでよい。
【００１０】
本発明はさらに、ＷＦ6ガスと第１の物質から分離すべき第２の物質との間に位置する六方晶相のＴａＮ層を提供する。
【００１１】
本発明は、さらに、上部及び下部表面と前記上部表面に形成された複数の溝とを有し、少なくとも１つの前記溝が前記下部表面にまで延びる貫通孔を含み、該貫通孔を介して下側相互接続構造中の対応する導電性表面が露出されている絶縁層と、前記複数の溝の側壁及び底部上と前記露出導電性表面上にそれぞれ形成され、低電気抵抗率を発揮する量の六方晶相含有のＴａＮ材料のバリア層を含むライナと、前記複数の溝中に形成され、前記複数の溝を実質的に埋める金属材料の層と、から成る低電気抵抗の相互接続構造を提供する。
【００１２】
本発明はさらに、大抵はＰｂ−Ｓｎで作られ、良好な拡散バリア特性、ＢＥＯＬ絶縁体への良好な接着性、相互接続金属のこのライナへの良好な接着性、低い抵抗率、及びトレンチ及びバイア中での良好な共形性を同時に達成する、ＶＬＳＩ／ＵＬＳＩ相互接続及びＣ４はんだバンプ用のライナあるいはバリア層を提供する。相互接続及びスタッドは、アルミニウム、銅、タングステンまたは鉛−スズ合金製のＣ４はんだボールを含むことができる。
【００１３】
本発明は、単独またはＴａなど他の適切な金属フィルムと組み合せた薄膜積層体として付着される、主として高配向性の、及び非高配向性の（ランダム）六方晶相のＴａＮ（３０〜６０％窒素）（５０％までの立方晶相ＴａＮを含むことができる）から構成されたライナを提供する。ＴａＮは１００％六方晶相であることが望ましい。
【００１４】
前述のライナ材料は、高い保全性バリア、低いストレス、低い抵抗率、ならびに金属及びポリマー、酸化シリコン、ＢＰＳＧ、ダイモンド様炭素などの様々な誘電体の双方に対する優れた接着性をもたらし、鉛−スズはんだメタラジをＣｕ及びＡｌの相互接続から分離する。
【００１５】
本発明はさらに、Ａｌ配線レベルを直接上または下のＣｕ相互接続レベルから分離するための薄膜材料を提供する。
【００１６】
本発明はさらに、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）ゲート・スタック中で、Ｗ、Ｃｕ、Ｃｕ合金、Ａｌ及びＡｌ合金の金属層を接触ケイ化物（ＷＳｉ2、ＣｏＳｉ2、ＴｉＳｉ2、ＴａＳｉ2及びＰｔＳｉ）及び多結晶シリコンから分離するライナを提供する。
【００１７】
本発明はさらに、存在する金属を、Ｗの付着用のプレカーサ・ガスとして使用される腐食性のＷＦ6などある種のガスから遮蔽するためのライナを提供する。
【００１８】
本発明はさらに、ＢＥＯＬ配線中のアルミニウムなど金属の先行レベルに対する良好な接触抵抗を与えるライナを提供する。
【００１９】
本発明はさらに、コリメーション・スパッタリングや化学気相付着（ＣＶＤ）なしでもＴｉベースの化合物よりも著しく優れた共形性を与えるライナを提供する。
【００２０】
本発明はさらに、ＢＥＯＬ相互接続金属を、例えばＣ４はんだボール中の鉛−スズと分離して合金化または混合するのを防止するための薄膜を提供する。
【００２１】
本発明はさらに、トレンチ及びバイアＢＥＯＬ構造に付着された時に良好な共形性を示すライナ材料を提供する。
【００２２】
本発明はさらに、ライナ材料の化学機械式研磨中またはその後に、Ｃｕ、ＡｌまたはＷと腐食対を形成しないライナ材料を提供する。
【００２３】
【発明の実施の形態】
図面、特に図１を参照すると、相互接続構造１０及び１８の断面図が示されている。相互接続構造１０は、下部表面１３及び上部表面１４を有する絶縁層１２を含む。複数の溝またはトレンチ１５が絶縁層１２の上部表面１４に形成されている。複数の溝１５は半導体チップ１６の配線層に対応するものでよい。半導体チップ１６に対する相互接続を完成するためにさらに相互接続を追加することもできる。溝１５の底部１７の選ばれた領域に、絶縁層１２の下の第２の相互接続構造１８の導電性表面との接触を行うためのバイアまたはスタッド開口１１が形成されている。
【００２４】
相互接続構造１８は絶縁層２１中の溝２０に導体１９を有する。ライナ２２が導体１９と溝２０の底及び側壁との間に示されている。
【００２５】
溝１５中の側壁２７及び底部１７上にＴａＮ（六方晶）のライナ２３を形成し、それに続いて溝１５を実質的に埋めるために金属２４を溝１５中に形成する。金属２４はＣｕ、Ａｌ、Ｗ及びそれらの合金でよい。金属２４はスパッタリング、物理気相付着（ＰＶＤ）、化学気相付着（ＣＶＤ）または電解メッキによって形成することができる。ライナ２３は窒素雰囲気中でスパッタリングによって形成することができる。ライナ２３は例えば上部ＴａＮ（六方晶）に隣接して形成したＴａの第２層を含むことができる。絶縁層１２及び絶縁層２１は、例えばＳｉＯ2、Ｓｉ3Ｎ4、ポリアミドなどのポリマー、ダイアモンド様炭素（ＤＬＣ）、及びフッソ化ダイアモンド様炭素（Ｆ−ＤＬＣ）でよい。
【００２６】
ライナ２３が六方晶相ＴａＮの高配向層である場合、抵抗率は１５０〜３００μｏｈｍ−ｃｍの範囲となる。ライナ２３が六方晶相ＴａＮの非高配向層である場合、抵抗率は３００μｏｈｍ−ｃｍより高くなる。α相のＴａ層をＴａＮ（六方晶）に隣接して形成する場合、Ｔａ（α相）の抵抗率は１５〜６０μｏｈｍ−ｃｍの範囲となる
【００２７】
図２は相互接続３４の断面図である。図２には、例えばＳｉ、ＳｉＧｅ、ＧｅまたはＧａＡｓなどの半導体基板１６が示されている。基板１６の上には、例えば二酸化シリコンなどの絶縁層３５がある。絶縁層３５の上には金属２４で埋めた溝またはトレンチ３８を有する絶縁層３６が形成されている。絶縁層３６及び金属２４は化学機械式研磨（ＣＭＰ）によって形成された共平面の上部表面３９とすることができる。絶縁層４０が上部表面３９上に形成されている。溝またはトレンチ４２が絶縁層４０中で金属２４まで形成されている。ライナ２３が溝４２の側壁及び底部上と絶縁層４０の上部表面４３上（図示せず）に形成されている。溝またはトレンチ４２は、ライナ２３の上及び上部表面４３上のライナ（図示せず）の上を金属４６で埋められている。過剰の金属４６及びライナ２３をＣＭＰによって除去すると、図２に示した平面化上部表面４３が得られる。図２において、金属２４は例えばＡｌ、金属４６はタングステンでよい。
【００２８】
図３は相互接続構造５０の断面図である。図３において、半導体基板１６は熱酸化によって形成された絶縁層５２をその上に有する。絶縁層５４が絶縁層５２の上部表面５３上に形成される。溝及びトレンチ５６が絶縁層５４中に形成され、金属、例えばＡｌで埋められる。絶縁層５４と金属２４はＣＭＰで形成された共平面の上部表面５８を有する。絶縁層１２が上部表面５８上に形成される。層１２は上部表面１４を有する。溝１５及びバイア１１が上部表面１４に形成される。ライナ２３が溝１５の側壁２７及び底部１７とバイアまたはスタッド１１上に形成される。金属２４は、溝１５及びバイアまたはスタッド１１上のライナ２３の上に形成される。上部表面１４はＣＭＰで形成された平面状である。絶縁層６２が上部表面１４上に形成される。金属２４'を露出するための開口６４が層６２中に形成される。ライナ２３'が開口６４の側壁６５上及び露出金属２４上に形成される。ブランケット（全面付着）金属層６６が絶縁層６２及び金属２４'の上部表面６７上に形成される。ブランケット金属層６６は配線あるいは相互接続用の金属パターンを形成するために、図示されていないマスクを通してエッチングされる。図３中、金属層６６は例えばＡｌでよい。金属２４'は例えばＣｕ、金属２４は例えばＡｌでよい。
【００２９】
図３に示すように、ライナ２３は金属２４と２４'を分離し、ライナ２３'は金属２４'と金属６６を分離する。
【００３０】
図４は相互接続構造７０の断面図である。図４において、基板１６はその上に絶縁層７２、例えば二酸化シリコンを有する。相互接続構造１２が絶縁層７２の上に形成される。絶縁層６２が上部表面１４上に形成される。金属２４'を露出するための開口６４が層６２中に形成される。ライナ２３'が開口６４の側壁６５上及び露出された金属２４'上に形成される。Ｃ４接点バンプ７４は通常はＰｂ−Ｓｎであるが、開口６４中のライナ２３'上に形成される。Ｃ４バンプは相互接続を行うために集積回路チップ上に製造されている。Ｃ４バンプは集積回路チップの上に約０．１２５ｍｍだけ延び、集積回路チップの上部表面の平面に平行な断面が球形または円形であり、その側面から、基板によって支持された別の電極への相互接続が行われるバンプの上部表面まで曲がっている。
【００３１】
図２ないし図４において、図１または説明中の図より前の図の装置に対応する機能に対して同じ参照記号を使用する。
【００３２】
図５は物理気相付着（ＰＶＤ）によって形成されたＴａＮ（六方晶）薄膜のＸ線回折像のグラフである。高配向及び非配向性のＴａＮ（六方晶）薄膜を作成するために次のＰＶＤ装置を用いた。直流モードすなわちＤＣモードまたは無線周波数モードすなわちＲＦモードのマグネトロン・システムを用いてＴａＮ（六方晶）薄膜を反応性スパッタ付着した。上述の条件下で作成した高配向及び非配向性のＴａＮ（六方晶）薄膜は、１５０〜８００μｏｈｍ−ｃｍの範囲の抵抗率を有する。図５中、縦軸は強度、横軸は２θを示す。曲線７６は２つの薄膜のＸ線回折像を示す。第１の薄膜は好ましい高配向度を有し、第２の薄膜は非配向性である。曲線７８は約３７°で単一ピークを示す。
【００３３】
図５のＸ線で測定した高配向ＴａＮ（六方晶）薄膜の透過電子顕微鏡（ＴＥＭ）回折像は、六方晶相の指標となる環を示し、ＴａＮバリアの六方晶構造が確認された。
【００３４】
図５のＸ線で測定したＴａＮ（六方晶）薄膜の透過電子顕微鏡（ＴＥＭ）写真は、大きさが約２０〜３０ｎｍの高配向性六方晶ＴａＮ結晶粒を示した。
【００３５】
別のＴａＮ（六方晶）の透過電子顕微鏡（ＴＥＭ）写真は、大きさがやはり約２０〜３０ｎｍのランダム配向性六方晶ＴａＮ結晶粒を示している。
【００３６】
図６はＳｉＯ2／Ｃｕ／ＴａＮ（六方晶）／Ａｌ多層構造の抵抗と温度の関係を示すグラフである。図６中、縦軸は抵抗（オーム／ｃｍ2）を表し、横軸は温度（℃）を表す。曲線８０は温度が上昇する際の抵抗、曲線８２は温度が降下する際の抵抗を示している。曲線８０及び８２は、５００℃以上の温度までＴａＮ（六方晶）がＣｕをＡｌから分離するのに有効であるとの証拠を与える。
【００３７】
図７はＣｕをＡｌから分離するＴａＮ（六方晶）のライナの断面図である。図７中、相互接続構造が、Ａｌ（Ｃｕ）層８４、ＳｉＯ2絶縁層８５、底部及び側壁上にライナ８７を備える開口あるいはバイア８６と共に示されている。開口８６はライナ８７の内側をＣｕ８８で埋められている。過剰のライナ８７及びＣｕ８８は、絶縁層８５の上部表面８９及びＣｕ８８の上部表面９０を形成するために、ＣＭＰによって除去されている。５００℃で６時間アニール後のライナ８７は無傷でかつ明確であり、Ｃｕがライナ８７を通してＡｌ（Ｃｕ）層に浸透しなかったことを示している。
【００３８】
図８はＰ−ＭＯＳＦＥＴ（Ｐ型金属酸化物半導体電界効果トランジスタ）中でケイ化物ゲート接点とＷスタッドの間で使用される、本発明開示のＴａＮ（六方晶）バリアを示す断面図である。
【００３９】
六方晶相のＴａＮは、高抵抗率特性のβ相Ｔａとは対照的に低い抵抗率特性のα相Ｔａ（ｒｈｏ＝１５〜６０μｏｈｍ−ｃｍ）だけを生成する「種」として働く利点を有する。このＴａＮ（六方晶）を使用することにより、ＴａＮ（六方晶）／α相Ｔａ接合のライナを備えるディープ・サブミクロン銅バイアのバイア抵抗は０．２５〜１オームの範囲の抵抗率となる。この抵抗率は、Ｔａ単独あるいは他の物質を使用した従来の銅バイア・システムに比べて約５倍の大幅な改善である。この抵抗率はおそらく幾つかの大手半導体メーカによって現在使用されているＡｌ（Ｃｕ）／Ｗバイア・システムよりも１桁良い。
【００４０】
ＴａＮ（六方晶）層単独あるいはＴａ（α層）の第２の層を伴うＴａＮ層を含むバリア層及び相互接続構造について説明し例示したが、当業者にとっては、特許請求の範囲によってのみ限定される本発明の広い範囲から逸脱することなしに改良及び変更が可能なことは明白であろう。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の断面図である。
【図２】本発明の第２の実施形態の断面図である。
【図３】本発明の第３の実施形態の断面図である。
【図４】本発明の第４の実施形態の断面図である。
【図５】ＴａＮ（六方晶）薄膜のＸ線回折像のグラフである。
【図６】ＳｉＯ2／Ｃｕ／ＴａＮ（六方晶）／Ａｌ層状構造の抵抗と温度の関係を示すグラフである。
【図７】ＣｕをＡｌから分離するためのＴａＮ（六方晶）のライナの断面図である。
【図８】本発明の第５の実施形態の断面図である。
【符号の説明】
１０ 相互接続構造
１２ 絶縁層
１５ 溝
１６ 半導体チップ
１８ 相互接続構造
１９ 導体
２０ 溝
２１ 絶縁層
２３ ライナ
２４ 金属

Claims (5)

  1. 上部及び下部表面と前記上部表面に形成された複数の溝とを有し、少なくとも１つの前記溝が前記下部表面にまで延びる貫通孔を含む絶縁層であって、前記貫通孔により該絶縁層下の下側相互接続構造中の対応する導電性表面が露出される前記絶縁層と、
    前記複数の溝の側壁及び底部上と前記露出される導電性表面上にそれぞれ形成され、低電気抵抗率を発揮する量の六方晶相のＴａＮを有するＴａＮのバリア層を含むライナと、
    前記複数の溝中に形成され、前記複数の溝を実質的に埋める、Ｃｕ、Ａｌ、Ｗ及びそれらの合金から成る群から選ばれた金属材料の層と、
    を含む低電気抵抗の相互接続構造。
  2. 前記絶縁層が、ＳｉＯ２、スピンオン・ガラス、Ｓｉ３Ｎ４、ポリアミド、ダイアモンド様炭素（ＤＬＣ）及びフッ素化ダイアモンド様炭素（Ｆ−ＤＬＣ）から成る群から選ばれた物質を含むことを特徴とする請求項１に記載の相互接続構造。
  3. トランジスタ・チャネル領域を表面に有するシリコン半導体基板と、
    前記チャネル領域上に配置されたシリコン酸化物のゲート絶縁層と、
    前記ゲート絶縁層上に配置された多結晶シリコン層と、
    前記多結晶シリコン層上に配置された低電気抵抗率を発揮する量の六方晶相のＴａＮを有するＴａＮのバリア層と、
    前記バリア層上に配置され、Ｗ、Ｃｕ、Ｃｕ合金、Ａｌ、及びＡｌ合金からなる群から選ばれた金属材料層と、
    を含むＭＯＳトランジスタにおける低電気抵抗のゲート・スタック構造。
  4. 前記バリア層がケイ化物層を介して前記多結晶シリコン層に隣接することを特徴とする請求項３に記載のゲート・スタック構造。
  5. 前記ケイ化物が、ＷＳｉ２、ＣｏＳｉ２、ＴｉＳｉ２、ＴａＳｉ２、及びＰｔＳｉからなる群から選ばれることを特徴とする請求項４に記載のゲート・スタック構造。
JP2002137914A 1995-06-30 2002-05-14 ＴａＮ材料のバリア層を含む構造 Expired - Lifetime JP4346866B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US49706595A 1995-06-30 1995-06-30
US08/497065 1995-06-30

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP16339896A Division JP3330495B2 (ja) 1995-06-30 1996-06-24 電気的相互接続用薄膜金属バリア層

Publications (2)

Publication Number Publication Date
JP2003007707A JP2003007707A (ja) 2003-01-10
JP4346866B2 true JP4346866B2 (ja) 2009-10-21

Family

ID=23975322

Family Applications (2)

Application Number Title Priority Date Filing Date
JP16339896A Expired - Lifetime JP3330495B2 (ja) 1995-06-30 1996-06-24 電気的相互接続用薄膜金属バリア層
JP2002137914A Expired - Lifetime JP4346866B2 (ja) 1995-06-30 2002-05-14 ＴａＮ材料のバリア層を含む構造

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP16339896A Expired - Lifetime JP3330495B2 (ja) 1995-06-30 1996-06-24 電気的相互接続用薄膜金属バリア層

Country Status (3)

Country Link
US (2) US6291885B1 (ja)
EP (1) EP0751566A3 (ja)
JP (2) JP3330495B2 (ja)

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057237A (en) * 1997-04-29 2000-05-02 Applied Materials, Inc. Tantalum-containing barrier layers for copper
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
JPH11135506A (ja) * 1997-10-31 1999-05-21 Nec Corp 半導体装置の製造方法
US7253109B2 (en) 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
US6887353B1 (en) 1997-12-19 2005-05-03 Applied Materials, Inc. Tailored barrier layer which provides improved copper interconnect electromigration resistance
JP2001511318A (ja) 1997-12-10 2001-08-07 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス及びその製造方法
EP1042793A1 (de) 1997-12-16 2000-10-11 Infineon Technologies AG Barriereschicht für kupfermetallisierung
US6251528B1 (en) * 1998-01-09 2001-06-26 International Business Machines Corporation Method to plate C4 to copper stud
US6140234A (en) 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
EP1055020A2 (en) * 1998-02-12 2000-11-29 ACM Research, Inc. Plating apparatus and method
KR19990083024A (ko) * 1998-04-08 1999-11-25 윌리엄 비. 켐플러 구리 메탈리제이션를 위한 ｐｏ 플로우
JP3149846B2 (ja) * 1998-04-17 2001-03-26 日本電気株式会社 半導体装置及びその製造方法
US6287977B1 (en) 1998-07-31 2001-09-11 Applied Materials, Inc. Method and apparatus for forming improved metal interconnects
US6221757B1 (en) 1999-01-20 2001-04-24 Infineon Technologies Ag Method of making a microelectronic structure
US6303500B1 (en) * 1999-02-24 2001-10-16 Micron Technology, Inc. Method and apparatus for electroless plating a contact pad
JP3266195B2 (ja) 1999-03-23 2002-03-18 日本電気株式会社 半導体装置の製造方法
US6251775B1 (en) 1999-04-23 2001-06-26 International Business Machines Corporation Self-aligned copper silicide formation for improved adhesion/electromigration
US6375693B1 (en) 1999-05-07 2002-04-23 International Business Machines Corporation Chemical-mechanical planarization of barriers or liners for copper metallurgy
JP5053471B2 (ja) * 1999-05-11 2012-10-17 株式会社東芝 配線膜の製造方法と電子部品の製造方法
DE19922557B4 (de) * 1999-05-17 2004-11-04 Infineon Technologies Ag Verfahren zum Abscheiden einer TaN/Ta-Zweischicht-Diffusionsbarriere
US6133136A (en) * 1999-05-19 2000-10-17 International Business Machines Corporation Robust interconnect structure
US6339258B1 (en) * 1999-07-02 2002-01-15 International Business Machines Corporation Low resistivity tantalum
US6498385B1 (en) 1999-09-01 2002-12-24 International Business Machines Corporation Post-fuse blow corrosion prevention structure for copper fuses
US6426557B1 (en) * 2000-02-25 2002-07-30 International Business Machines Corporation Self-aligned last-metal C4 interconnection layer for Cu technologies
DE10014917B4 (de) 2000-03-17 2004-12-02 Infineon Technologies Ag Verfahren zur Herstellung einer Kontaktschicht
JP3651765B2 (ja) * 2000-03-27 2005-05-25 株式会社東芝 半導体装置
US6429531B1 (en) * 2000-04-18 2002-08-06 Motorola, Inc. Method and apparatus for manufacturing an interconnect structure
JP2002064190A (ja) * 2000-08-18 2002-02-28 Mitsubishi Electric Corp 半導体装置
US20020142589A1 (en) * 2001-01-31 2002-10-03 Applied Materials, Inc. Method of obtaining low temperature alpha-ta thin films using wafer bias
US6566242B1 (en) 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
US6429524B1 (en) 2001-05-11 2002-08-06 International Business Machines Corporation Ultra-thin tantalum nitride copper interconnect barrier
JP2002343859A (ja) 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
JP3442065B2 (ja) * 2001-06-13 2003-09-02 松下電器産業株式会社 半導体装置及びその製造方法
TW518680B (en) * 2001-06-13 2003-01-21 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same
US7129161B2 (en) * 2001-07-19 2006-10-31 Trikon Holdings Limited Depositing a tantalum film
WO2003009372A2 (en) * 2001-07-20 2003-01-30 Applied Materials, Inc. Low resistivity tantalum nitride/tantalum bilayer stack
JP2003133312A (ja) * 2001-10-25 2003-05-09 Hitachi Ltd 半導体装置およびその製造方法
US6873027B2 (en) 2001-10-26 2005-03-29 International Business Machines Corporation Encapsulated energy-dissipative fuse for integrated circuits and method of making the same
US6727176B2 (en) * 2001-11-08 2004-04-27 Advanced Micro Devices, Inc. Method of forming reliable Cu interconnects
US6727592B1 (en) * 2002-02-22 2004-04-27 Advanced Micro Devices, Inc. Copper interconnect with improved barrier layer
DE10241154A1 (de) * 2002-09-05 2004-03-11 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Zwischenmaterialien und zugehörige Komponenten
US6794753B2 (en) * 2002-12-27 2004-09-21 Lexmark International, Inc. Diffusion barrier and method therefor
US7294241B2 (en) * 2003-01-03 2007-11-13 Chartered Semiconductor Manufacturing Ltd. Method to form alpha phase Ta and its application to IC manufacturing
JP2004253781A (ja) * 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置およびその製造方法
CN1317745C (zh) * 2003-06-13 2007-05-23 联华电子股份有限公司 形成阻障层的方法与结构
JP2005019493A (ja) * 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置
US20050037613A1 (en) * 2003-08-14 2005-02-17 Stephan Grunow Diffusion barrier for copper lines in integrated circuits
US6992390B2 (en) * 2003-11-07 2006-01-31 International Business Machines Corp. Liner with improved electromigration redundancy for damascene interconnects
US20050118796A1 (en) * 2003-11-28 2005-06-02 Chiras Stefanie R. Process for forming an electrically conductive interconnect
EP2423158A1 (en) * 2004-03-24 2012-02-29 H. C. Starck Inc Methods of forming alpha and beta tantalum films with controlled and new microstructures
US20050221612A1 (en) * 2004-04-05 2005-10-06 International Business Machines Corporation A low thermal budget (mol) liner, a semiconductor device comprising said liner and method of forming said semiconductor device
US7071097B2 (en) * 2004-07-09 2006-07-04 International Business Machines Corporation Method for improved process latitude by elongated via integration
JP4455214B2 (ja) * 2004-08-05 2010-04-21 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7157795B1 (en) * 2004-09-07 2007-01-02 Advanced Micro Devices, Inc. Composite tantalum nitride/tantalum copper capping layer
US7196014B2 (en) * 2004-11-08 2007-03-27 International Business Machines Corporation System and method for plasma induced modification and improvement of critical dimension uniformity
US7078810B2 (en) * 2004-12-01 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
US7737019B1 (en) * 2005-03-08 2010-06-15 Spansion Llc Method for containing a silicided gate within a sidewall spacer in integrated circuit technology
US7449409B2 (en) * 2005-03-14 2008-11-11 Infineon Technologies Ag Barrier layer for conductive features
US7323780B2 (en) * 2005-11-10 2008-01-29 International Business Machines Corporation Electrical interconnection structure formation
US7517736B2 (en) * 2006-02-15 2009-04-14 International Business Machines Corporation Structure and method of chemically formed anchored metallic vias
US7435674B2 (en) * 2006-03-27 2008-10-14 International Business Machines Corporation Dielectric interconnect structures and methods for forming the same
US7446058B2 (en) * 2006-05-25 2008-11-04 International Business Machines Corporation Adhesion enhancement for metal/dielectric interface
US7713866B2 (en) 2006-11-21 2010-05-11 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2008281196A (ja) * 2007-04-11 2008-11-20 Ntn Corp 二輪車減速機用軸受
US7977798B2 (en) * 2007-07-26 2011-07-12 Infineon Technologies Ag Integrated circuit having a semiconductor substrate with a barrier layer
US20090194846A1 (en) * 2008-02-02 2009-08-06 Edward Yi Chang Fully Cu-metallized III-V group compound semiconductor device with palladium/germanium/copper ohmic contact system
US7928569B2 (en) * 2008-08-14 2011-04-19 International Business Machines Corporation Redundant barrier structure for interconnect and wiring applications, design structure and method of manufacture
US7863106B2 (en) 2008-12-24 2011-01-04 International Business Machines Corporation Silicon interposer testing for three dimensional chip stack
US8242600B2 (en) 2009-05-19 2012-08-14 International Business Machines Corporation Redundant metal barrier structure for interconnect applications
US8336204B2 (en) * 2009-07-27 2012-12-25 International Business Machines Corporation Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application
JP5626010B2 (ja) * 2011-02-25 2014-11-19 富士通株式会社 半導体装置及びその製造方法、電源装置
US8420531B2 (en) 2011-06-21 2013-04-16 International Business Machines Corporation Enhanced diffusion barrier for interconnect structures
US9831122B2 (en) 2012-05-29 2017-11-28 Globalfoundries Inc. Integrated circuit including wire structure, related method and design structure
US8816500B2 (en) * 2012-12-14 2014-08-26 Infineon Technologies Ag Semiconductor device having peripheral polymer structures
CN103280447B (zh) * 2013-04-25 2015-12-09 京东方科技集团股份有限公司 电路板、其制作方法以及显示装置
CN104576513B (zh) * 2013-10-29 2017-08-08 中芯国际集成电路制造(上海)有限公司 防止铜扩散的双层阻挡层及相应的制造方法
US9583417B2 (en) 2014-03-12 2017-02-28 Invensas Corporation Via structure for signal equalization
CN104993031B (zh) * 2015-06-12 2018-03-06 映瑞光电科技(上海)有限公司 高压倒装led芯片及其制造方法
US9972672B1 (en) 2017-01-11 2018-05-15 International Business Machines Corporation Tunable resistor with curved resistor elements
US10283583B2 (en) 2017-01-11 2019-05-07 International Business Machines Corporation 3D resistor structure with controlled resistivity
US9991330B1 (en) 2017-01-11 2018-06-05 International Business Machines Corporation Resistors with controlled resistivity
US10916503B2 (en) 2018-09-11 2021-02-09 International Business Machines Corporation Back end of line metallization structure
JP6640391B2 (ja) * 2019-01-22 2020-02-05 ルネサスエレクトロニクス株式会社 半導体装置
US20210143061A1 (en) * 2019-11-07 2021-05-13 International Business Machines Corporation Hybrid metallization and dielectric interconnects in top via configuration
FR3108205A1 (fr) * 2020-03-12 2021-09-17 Stmicroelectronics (Grenoble 2) Sas Circuit intégré comprenant une partie d’interconnexion comportant un élément de soudure saillant et procédé de fabrication correspondant

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3063506D1 (en) * 1979-08-31 1983-07-07 Fujitsu Ltd A tantalum thin film capacitor and process for producing the same
US4385116A (en) 1980-07-15 1983-05-24 Eli Lilly And Company Demethylmacrocin and process for its production
US4386116A (en) 1981-12-24 1983-05-31 International Business Machines Corporation Process for making multilayer integrated circuit substrate
US4640004A (en) * 1984-04-13 1987-02-03 Fairchild Camera & Instrument Corp. Method and structure for inhibiting dopant out-diffusion
US4944836A (en) 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4789648A (en) 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US5316974A (en) * 1988-12-19 1994-05-31 Texas Instruments Incorporated Integrated circuit copper metallization process using a lift-off seed layer and a thick-plated conductor layer
US5221449A (en) 1990-10-26 1993-06-22 International Business Machines Corporation Method of making Alpha-Ta thin films
JPH0819516B2 (ja) * 1990-10-26 1996-02-28 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 薄膜状のアルファＴａを形成するための方法および構造
US6475903B1 (en) 1993-12-28 2002-11-05 Intel Corporation Copper reflow process
US5744376A (en) 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer

Also Published As

Publication number Publication date
JP3330495B2 (ja) 2002-09-30
JPH0917790A (ja) 1997-01-17
EP0751566A2 (en) 1997-01-02
US6437440B1 (en) 2002-08-20
US6291885B1 (en) 2001-09-18
US20020046874A1 (en) 2002-04-25
JP2003007707A (ja) 2003-01-10
EP0751566A3 (en) 1997-02-26

Similar Documents

Publication Publication Date Title
JP4346866B2 (ja) ＴａＮ材料のバリア層を含む構造
JP3588275B2 (ja) 半導体装置の形成方法
US6181012B1 (en) Copper interconnection structure incorporating a metal seed layer
US7679193B2 (en) Use of AIN as cooper passivation layer and thermal conductor
US6482735B1 (en) Method for improved metal fill by treatment of mobility layers
US5892282A (en) Barrier-less plug structure
US6391777B1 (en) Two-stage Cu anneal to improve Cu damascene process
US5939788A (en) Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US6506668B1 (en) Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
US6479389B1 (en) Method of doping copper metallization
US7452805B2 (en) Aluminum based conductor for via fill and interconnect
US6229213B1 (en) Germanium alloy electrical interconnect structure
US7538024B2 (en) Method of fabricating a dual-damascene copper structure
US6724087B1 (en) Laminated conductive lines and methods of forming the same
US6110829A (en) Ultra-low temperature Al fill for sub-0.25 μm generation of ICs using an Al-Ge-Cu alloy
JP3337758B2 (ja) 半導体装置の製造方法
US20050085073A1 (en) Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
JPH05102154A (ja) 半導体装置
JP2000340565A (ja) 半導体集積回路装置およびその製造方法
EP0746026A2 (en) Improvements in or relating to semiconductor products

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060523

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060822

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060825

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070411

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090611

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090715

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120724

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130724

Year of fee payment: 4

EXPY Cancellation because of completion of term