JP2001511318A - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法

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Abstract

(57)【要約】 本発明は半導体デバイス，例えば銅，銀、金又はその合金のような，アルミニウムよりも良好なコンダクタンスを呈する金属(３)から成る導体トラック(３)を有しているＩＣに関する。導体トラック（３）は絶縁層(２)の上に位置し，且つこの絶縁層(２)における孔(４)内に位置付けられる，例えばタングステン製の金属プラグ（５）によって半導体領域（１Ａ）又はアルミニウムの導体トラックに接続される。孔(４)の底部と壁部には金属(３)に対する拡散障壁を成す窒化チタンのような導電材料(６)が設けられる。本発明によれば，絶縁層(２)がサブ層(２Ａ)を具え，このサブ層が金属(３)に対する拡散障壁を成し，且つ前記孔（４）以外は半導体本体(１０)の表面全体に延在するようにする。これにより，導体トラックには最早、金属（３）に対する拡散障壁として作用する外装を設けなくて済む。この結果，導体トラック（３）の断面寸法を極めて小さくすることができ、また、導体トラック（３）の電気抵抗値は十分に低いままとなる。これと同じことが，導体トラック(３)の上に設けることができ，且つこれから電気的に絶縁する他の導体トラック（８）についても云える。電気絶縁性のサブ層（２Ａ）は絶縁層(２)のほぼ真中に位置させるのが好適である。このようにすることにより、ＩＣの動作速度を束縛するキャパシタンスに対するサブ層の貢献度が最小になる。サブ層(２Ａ)の材料としては，例えば，酸化アルミニウム、弗化マグネシウム又は炭化珪素のような，酸化物，窒化物，弗化物及び炭化物が好適である。絶縁層(２，７，１１，１２)は二酸化珪素とするのが好適である。

Description

【発明の詳細な説明】 半導体デバイス及びその製造方法 本発明はｐｎ接合を有する少なくとも１個の能動素子を含む半導体本体を具え ，該半導体本体の表面に電気絶縁層が設けられ，該絶縁層の上にアルミニウムよ りも固有抵抗値が低い金属製の第１導体トラックが位置付けられ，前記電気絶縁 層に孔が設けられ，該孔が前記導体トラックを前記能動素子又はアルミニウムの 導体トラックに電気的に接続する金属を収容しており，前記孔の壁部及び底部に 前記導体トラックの金属に対する拡散障壁を成す導電層が設けられるようにした 半導体デバイスに関するものである。本発明は斯種のデバイスの簡単な製造方法 にも関するものである。 斯種のデバイスには，例えばＩＣ(集積回路)がある。斯種のＩＣの各世代順に 用いられている能動素子は次第に小さくなりつつある。これに関連して、素子の 電気結線用の導体トラックも小さくなりつつある。極めて小さい導体トラックを アルミニウムで作る場合には導体トラックの抵抗値が高くなりすぎてしまう。こ のために，導体トラックを銅，銀又は金のような抵抗率が良い金属で製造する必 要がある。 このようなデバイスは１９９７年１月２日に公開された米国特許出願ＥＰ0.75 1.566から既知である。この特許文献書には電気絶縁層の上に銅の導体トラック を具え、この導体トラックが同じく銅で満たされる、絶縁層における孔を経て下 側のアルミニウムの導体トラックに接続されるＩＣが開示されている。孔の側壁 と、底部には窒化タンタルからなり、しかも銅に対する拡散障壁を成す導電層が 設けられている。銅の導体トラックもこのような層で覆われている。 このような既知のデバイスの欠点は銅に対する拡散障壁として作用する導電層 が導体トラック又は結線の抵抗値に悪影響を及ぼすと言うことにある。このよう な障壁材料は，例えば銅よりも高い固有抵抗を有し、障壁は，それを拡散障壁と して作用させなければならない場合には十分に厚くしなければならない。さらに 、障壁材料と，例えば銅との間に不所望な相互作用が生じたりする。さらにま た、こうした欠点の影響は導体トラックが小さくなるにつれて比較的大きくなる 。このようなデバイスの製造は比較的複雑でもある。 従って、本発明の目的は、上述した欠点を有さず、導体トラックを例えば銅で 比較的小さく構成でき，しかも容易に製造できる冒頭にて述べたタイプのデバイ スを提供することにある。 このために本発明は、冒頭にて述べた種類のデバイスにおいて、前記電気絶縁 層がサブ層を具え、該サブ層が前記金属に対する拡散障壁を成し、且つ前記孔以 外の半導体本体の表面全体にわたり延在するようにしたことを特徴とする。 本発明は、拡散障壁が導体トラックに直接境を接しなければ、前記拡散障壁を 設けることが導体トラックの寸法及びその製造結果に影響を及ぼさなくなり、し かもこのような場合には障壁も非導電材料で構成することができる。半導体本体 の表面全体に絶縁層を、例えば銅の拡散に対する障壁を成すサブ層と一緒に設け ることにより，導体トラックからの銅が半導体本体に浸透するのを防ぎ，従って 例えば銅が能動素子における電荷キャリヤの有効寿命に悪影響を及ぼすのを防ぐ ことができる。サブ層が、孔内にある導電性の障壁層と連続するので半導体本体 全体は金属から遮蔽される。サブ層の電気絶縁特性のお陰でこれは短絡のような 電気問題を引き起こさない。従って、本発明によるデバイスでは導体トラックに 、金属に対する障壁を成す外装を設ける必要がない。導体トラックに外装を設け る場合には、この外装を，必要ならば、金属と，隣接する絶縁材料との間の付着 をよくしたり、また、導体トラックを不純物から保護したりするような他の機能 用に用いることができる。このような機能には，銅のような金属に対する拡散障 壁の機能に対するよりも材料の厚さを薄くしたり，又は他の材料を用いることが できる。このような機能も容易に最適化することができ，これは，こうした機能 は金属―障壁機能に無関係に満たすことができるからである。これに関連する最 も重要な利点は、銅のような金属の導体トラックの抵抗値は、その導体トラック の寸法が極めて小さくても極めて低くすることができるということにある。さら に，このようなデバイスの製造は比較的簡単である。 本発明による極めて好適な例では、導体トラックを他の電気絶縁層で覆い、こ の層の上に第１導体トラックと同じ金属からなる他の導体トラックを位置させる 。 この他の導体トラックも金属に対する拡散障壁として作用する外装によって覆う 必要がないから，本発明の有利性はさらに増すことになる。 本発明による方法の好適な例では、障壁として作用するサブ層を電気絶縁層内 に位置させる。金属に対する拡散障壁として作用し得る電気絶縁層は高い誘電率 を有するため、デバイスの良好な、即ち、迅速な作動にとっては、容量を増大さ せる層を、上側及び下側の導体トラックから、又は下側の能動素子からできるだ け遠くに位置させるのが望ましい。このために、前記サブ層は電気絶縁層内、好 適にはこの絶縁層のほぼ中央に配置する。 アルミニウムよりも（十分に）低い固有抵抗を有する金属は、例えば、銅、銀 又は金，或いはこれら金属の１種以上の合金である。かかる金属の良好な拡散障 壁をも形成するのに極めて好適な電気絶縁材料は酸化物、窒化物、弗化物または 炭化物である。例えば、サブ層は酸化アルミニウム又は酸化マグネシウムを含む のが有利である。好適な窒化物はアルミニウムまたはホウ素の窒化物である。ま た、炭化珪素又は炭化ホウ素を用いることもできる。 本発明によれば、ｐｎ接合を有する少なくとも１個の能動素子を含む半導体本 体を具え，該半導体本体の表面に電気絶縁層が設けられ，該絶縁層の上にアルミ ニウムよりも固有抵抗値が低い金属製の導体トラックが形成され，前記電気絶縁 層に孔が設けられ，該孔の側壁及び底部に前記金属に対する拡散障壁を成す導電 層が設けられ，且つ前記孔に前記導体トラックを前記能動素子又はアルミニウム の他の導体トラックに電気的に接続する導電材料が設けられるようにした半導体 デバイスの製造方法において，前記電気絶縁層に、前記金属に対する障壁を成す と共に、前記孔以外の半導体本体の表面全体に延在するサブ層を設けることを特 徴とする。かかる方法によれば本発明半導体デバイスを簡単に得ることができる 。 本発明の上述したような要点及び他の要点を以下実施例を参照して説明するこ とにより明らかにする。 図面中： 図１は本発明による半導体デバイスの厚さ方向に直角の方向における図式断面 図である。 図面は実寸図示したものでなく、特に厚さ方向の寸法は明瞭化のためにかなり 拡大してある。また、同様な領域にはできるだけ同じ参照番号をつけ、さらに、 同じ導電形の領域はできるだけ同じハッチングによって示してある。 図１は本発明による半導体デバイス、この場合にはICの厚さ方向に対して直角 方向の図式断面図である。このデバイスは、互いに反対導電形の２つの半導体領 域1Aと1Bとの間にｐｎ接合を有する能動素子１を含む半導体本体10を具えている 。半導体本体10（この場合にはシリコンから成る）に電気絶縁層２（この場合に は二酸化珪素から成る）を設け、半導体領域1Aの位置における絶縁層２に孔４を 形成する。絶縁層２には金属、この場合には銅製の導体トラック３を設ける。孔 ４にも金属、この場合にはタングステンから成る金属５を設ける。孔４の底部及 び側壁には５ｎｍの厚さの導電層６(この場合には窒化チタンから成る)を塗布す る。この導電層６は金属３に対する拡散障壁を成す。このように、導電層６は金 属３が孔４を経て半導体領域1Aに浸透できなくする。金属３、例えば銅はシリコ ンのような材料中の電荷キャリヤの有効寿命に悪影響を及ぼし、これは不所望な ことである。 本発明によれば、絶縁層２が、金属３に対する障壁を成すと共に、孔４以外の 半導体本体１０の表面全体に延在するサブ層2Aを具えるようにする。このような 電気的に絶縁する拡散障壁のお陰で、金属３は孔４以外の位置にて半導体本体10 の半導体材料に浸透できなくなる。導電性の障壁層６と相俟って、サブ層2Aは金 属３に対する連続障壁を形成する。このために、導体トラック３にはその構成金 属３に対する拡散障壁を成す外装を設けなくて済む。これにより、導体トラック ３の断面が極めて小さくても、これらの導体トラックの抵抗値を十分に低くする ことができる。必要に応じ、導体トラック３には周囲の材料への付着性を強化す るか、又は周囲の材料から導体トラック３への不純物の浸透を抑える極めて薄い 層を設けることができる。 本発明にとって好適なサブ層2Aは、例えば酸化物、弗化物又は炭化物で構成す る。こうした物質は電気的に絶縁性である以外に、銅のような金属３に対して優 れた拡散障壁を成す。この例では、サブ層2Aを酸化アルミニウムで構成する。さ らにこのような物質は、スパッタリングのような、半導体技術にて慣例の技法に よって容易に用立てることができる。この場合、サブ層2Aの厚さは、例えば ５〜２００ｎｍとするのが好適である。本例ではサブ層2Aの厚さを100ｎｍとす る。サブ層2Aを電気絶縁層２のほぼ真中に位置させることは追加の重要な利点と なり、それは、銅に対して良好な拡散障壁を成す電気絶縁性のサブ層2Aが一般に 、例えば二酸化珪素に対して比較的大きな誘電定数を有するから、デバイスの動 作速度に悪影響を及ぼす容量性の作用をできるだけ低く抑えることができると云 うことである。前記容量性の作用は、斯かるサブ層２Ａを一方では能動素子１か らできるだけ離し、他方では導体トラック３からできるだけ離して配置すること により最小となる。 導体トラック３は別の電気絶縁層11、この例では二酸化珪素の層内に位置させ る。この絶縁層11には、銅製の別の導体トラック８を支持する二酸化珪素製のさ らに別の電気絶縁層７を設ける。導体トラック３につき上述したことは、これら の別の導体トラック８についても云えることである。本発明の有利性は堆積又は 非堆積導体トラックの数が増えるにつれて大きくなる。別の導体トラック８も同 じく別の電気絶縁層12内に位置させ、この絶縁層12もこの場合には同じく二酸化 珪素とする。本例では、導体トラック３と８の堆積体に窒化珪素製の電気的に絶 縁性の頂部層13を設ける。 サブ層2Aの上下に位置する電気絶縁層２の部分の厚さを本例では１００〜３００ ｎｍの範囲内の厚さとする。この例では、その厚さを２００ｎｍとする。孔４の 寸法は0.5μｍｘ０．２μｍとする。導体トラック３及び８の断面はほぼ方形と し、その断面寸法は０．４ｘ０．５μｍ2とする。これは電気絶縁層１１，１２ の厚さでもある。別の電気絶縁層７の厚さは０．５μｍとし、頂部層１３の厚さ は１μｍとする。 この例による半導体デバイスは本発明による方法を用いて次のようにして製造 する。半導体本体10（図１参照）を形成するには、シリコン基板を用い、この基 板の内部又は上に反対導電形の半導体領域1A,1Bを能動素子１の部分として形成 する。次に、半導体本体10の表面に、二酸化珪素の第１層２と、酸化アルミニウ ムのサブ層2Aと、二酸化珪素の第２層２とを順次具える電気絶縁層２を設ける。 次いで、半導体領域1Aの個所における前記電気絶縁層にフォトリソグラフィ及び エッチング法により孔４を形成する。そして、孔の底部と側壁に窒化チ タンの薄い導電層６を設け、この孔を金属５、この例ではタングステンで満たす 。これは、この場合には次のようにして行う。即ち、薄層６をＣＶＤ（化学蒸着 法）によって半導体本体１０の表面全体に設ける。その後、半導体本体１０の全 表面にタングステンの薄層５を同じくＣＶＤによって設けて、孔４を完全に充填 する。最後に、斯様にして得られた構体を再度この場合にはＣＭＰ（化学機械的 研磨法）によって平坦にする。この処理にて、孔４の外部に位置する薄層６及び 厚い層５を再度除去する。 その後、絶縁層２に別の絶縁層11を設け、この絶縁層の、形成すべき導体トラ ック３の位置に凹所を形成する。この例では、ＰＶＤ（物理蒸着法）によて半導 体本体の表面全体に銅を被着することにより導体トラックを形成した後に、この 構体をＣＭＰによって再び平坦にして、絶縁層２から銅を除去する。導体トラッ ク３は、例えば金属５によって半導体領域1Aに電気的に接続される。その後、別 の絶縁層７を被着し、この層に、絶縁層２と同様な方法でさらに別の絶縁層12に おける導体トラック８を設ける。この構体を絶縁頂部層13によって完成させる。 種々の材料及び厚さは前述したように選択する。このことは、孔４、導体トラッ ク３及び他の導体トラック８についても云えることである。この例では、二酸化 珪素を含有する層をＰＥＣＶＤ（プラズマエンハンスド化学蒸着法）によって設 け、アルミニウム酸化物層をＣＶＤによって設け、シリコン窒化物層をＰＥＣＶ Ｄによって設ける。 本発明は上述した実施例のみに限定されるものでなく、幾多の変更を加え得る ことは当業者に可能なことである。例えば、上述した例における以外の厚さ、（ 半導体）材料又は組成物を用いることができる。絶縁層における孔を満たすのに 用いる金属も、例えばタングステンの代わりにアルミニウムとすることができる 。必要ならば、（他の）導体トラック用に例えば同じか、又は同様な金属、例え ば銅を用いることができる。上述した全ての導電形を同時に反対導電形に置き換 えることもできる。能動素子のｐｎ接合は、ＭＯＳＴ（金属酸化物半導体トラン ジスタ）のｐｎ接合とすることができる。導体トラックを斯種のトランジスタの ゲート電極（これは例えば、多結晶シリコンから成る）に接続することもできる 。 特に、電気絶縁性のサブ層は、電気抵抗値が十分に高いものであれば、半導体 材料で構成することもできる。これは特に、具体的なＩＣにおける許容漏れ電流 に依存する。極めて高いインピーダンスを有する好適な半導体材料の例には炭化 珪素がある。拡散障壁を形成するサブ層以外の電気絶縁層はテフロン、パリレー ン（ｐａｒｉｌｅｎｅ）又はポリイミドの如き合成樹脂で構成するのが有利であ る。このような材料は極めて低い誘電定数を有する。 本発明に関連しないさまざまな処理工程も種々の方法で実施することができ、 例えば気相からの堆積のよって得る酸化物層は酸化処理又はプラズマからの堆積 によって得ることもできる。金属層を設けるのにＰＶＤ技法を用いる代わりにＣ ＶＤ技法によるか、或いは電気化学/電着技法によって上記層を設けることもで きる。製造処理における他の変更も可能である。例えば、他の導体トラックを形 成する絶縁層及び下側の絶縁層はエッチング防止層によって互いに分離させるこ とができる。これらの両絶縁層は単一の堆積工程にて設けることもできる。この 場合には、内部に別の導体トラックを形成する凹所が前記単一絶縁層の半分の個 所にまで延在するようにする。 最後に、必要に応じて、導体トラックには薄い外装を設けて、周囲の電気絶縁 層に対する付着力を強め、導体トラックが前記電気絶縁材料からの不純物で汚染 されないようにすることもできる。例えば、銅のような金属と合成樹脂との間の 付着は極めて薄いクロム層によって改善することができる。導体トラックを不純 物に対して保護するために、極めて薄いチタンか、タンタルの層又は極めて薄い 酸化物層を用いることができる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレー マレイク キャサリン オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 フルン ウィルヘルム アルバート オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ 【要約の続き】 体トラック（８）についても云える。電気絶縁性のサブ 層（２Ａ）は絶縁層(２)のほぼ真中に位置させるのが好 適である。このようにすることにより、ＩＣの動作速度 を束縛するキャパシタンスに対するサブ層の貢献度が最 小になる。サブ層(２Ａ)の材料としては，例えば，酸化 アルミニウム、弗化マグネシウム又は炭化珪素のよう な，酸化物，窒化物，弗化物及び炭化物が好適である。 絶縁層(２，７，１１，１２)は二酸化珪素とするのが好 適である。

Claims (1)

  1. 【特許請求の範囲】 １． ｐｎ接合を有する少なくとも１個の能動素子を含む半導体本体を具え，該 半導体本体の表面に電気絶縁層が設けられ，該絶縁層の上にアルミニウムよりも 固有抵抗値が低い金属製の第１導体トラックが位置付けられ，前記電気絶縁層に 孔が設けられ，該孔が前記導体トラックを前記能動素子又はアルミニウムの導体 トラックに電気的に接続する金属を収容しており，前記孔の壁部及び底部に前記 導体トラックの金属に対する拡散障壁を成す導電層が設けられるようにした半導 体デバイスにおいて，前記電気絶縁層がサブ層を具え、該サブ層が前記導体トラ ックの金属に対する拡散障壁を成し、且つ前記孔以外の半導体本体の表面全体に わたり延在するようにしたことを特徴とする半導体デバイス。 ２． 前記導体トラックを他の電気絶縁層で覆い、この絶縁層の上に、前記第１ 導体トラックと同じ金属製の他の導体トラックを位置付けたことを特徴とする請 求項１に記載の半導体デバイス。 ３． 前記電気絶縁層のサブ層が，該絶縁層内，好ましくはほぼ真中に配置され るようにしたことを特徴とする請求項１又は２に記載の半導体デバイス。 ４． 前記金属が銅，銀又は金か、或いは銅，銀又は金を含有する合金から成る ようにしたことを特徴とする請求項１，２，又は３に記載の半導体デバイス。 ５． 前記電気絶縁層のサブ層が、酸化物，窒化物，弗化物又は炭化物からなる ようにしたことを特徴とする請求項１〜４のいずれか一項の記載の半導体デバイ ス。 ６． 前記電気絶縁層及び前記他の電気絶縁層が、二酸化珪素，窒化珪素又はオ キシ窒化珪素から成るようにしたことを特徴とする請求項１，２または３項に記 載の半導体デバイス。 ７． ｐｎ接合を有する少なくとも１個の能動素子を含む半導体本体を具え，該 半導体本体の表面に電気絶縁層が設けられ，該絶縁層の上にアルミニウムよりも 固有抵抗値が、低い金属製の導体トラックが形成され，前記電気絶縁層に孔が設 けられ，該孔の側壁及び底部に前記金属に対する拡散障壁を成す導電層が設けら れ，且つ前記孔に前記導体トラックを前記能動素子又はアルミニウムの他の導体 トラックに電気的に接続する金属が設けられるようにした半導体デバイスの製造 方法において，前記電気絶縁層に、前記金属に対する障壁を成すと共に、前記孔 以外の半導体本体の表面全体に延在するサブ層を設けることを特徴とする半導体 デバイスの製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3329380B2 (ja) * 1999-09-21 2002-09-30 日本電気株式会社 半導体装置およびその製造方法
AU2002347353A1 (en) * 2001-12-11 2003-06-23 Trikon Technologies Limited Diffusion barrier
GB0129567D0 (en) * 2001-12-11 2002-01-30 Trikon Technologies Ltd Diffusion barrier
TW200401944A (en) * 2002-02-01 2004-02-01 Seiko Epson Corp Circuit substrate, electro-optical device and electronic appliances
KR20030089756A (ko) * 2002-05-18 2003-11-28 주식회사 하이닉스반도체 삼원계 확산배리어막의 형성 방법 및 그를 이용한구리배선의 형성 방법
US8049264B2 (en) * 2005-01-28 2011-11-01 Qimonda Ag Method for producing a dielectric material on a semiconductor device and semiconductor device
US8564057B1 (en) 2007-01-09 2013-10-22 Maxpower Semiconductor, Inc. Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield
JP5666135B2 (ja) * 2007-01-09 2015-02-12 マックスパワー・セミコンダクター・インコーポレイテッドＭａｘｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3685449D1 (ja) * 1985-03-15 1992-07-02 Fairchild Semiconductor Corp., Cupertino, Calif., Us
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
JPH0813977B2 (ja) * 1987-07-01 1996-02-14 東邦瓦斯株式会社 代替天然ガスの製造方法
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material
US5818071A (en) * 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
EP0751566A3 (en) * 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
US5744376A (en) * 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer
JPH1092924A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 半導体装置及びその製造方法
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
JPH11135506A (ja) * 1997-10-31 1999-05-21 Nec Corp 半導体装置の製造方法

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