KR20030089756A - 삼원계 확산배리어막의 형성 방법 및 그를 이용한구리배선의 형성 방법 - Google Patents

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Abstract

본 발명은 실리콘이 함유된 확산배리어막의 적용에 따른 구리배선의 확산방지 저하를 방지하도록 한 구리배선의 확산배리어막 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 확산배리어막의 형성 방법은 기판상에 티타늄, 텅스텐 그리고 질소로 이루어진 삼원계 질화물을 증착한 후 삼원계 질화물을 조밀화시키고 삼원계 질화물의 표면층에 산소를 충진시키기 위한 개질화 공정을 실시하되, 삼원계 질화물을 형성하는 단계는 증착챔버내에 티타늄타겟과 텅스텐타겟을 장착시키는 단계, 증착챔버내에 아르곤가스와 질소 가스의 혼합 가스를 공급하는 단계, 아르곤가스를 이온화시켜 아르곤 플라즈마를 형성하는 단계, 아르곤 플라즈마내 아르곤 이온을 티타늄타겟과 텅스텐타겟과 충돌시키는 단계, 및 충돌로 인해 떨어져 나온 티타늄이온과 텅스텐 이온을 질소가스와 반응시켜 이루어진다.

Description

삼원계 확산배리어막의 형성 방법 및 그를 이용한 구리배선의 형성 방법{Forming ternary diffusion barrier and method for fabricating copper metallization}
본 발명은 반도체장치에 관한 것으로, 특히 구리배선의 확산배리어막에 관한 것이다.
일반적으로 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속 배선을 사용하고 있다. 이러한 금속 배선 재료로는 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더이상 적용이 어렵게 되었다.
또한, 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration; EM) 및 스트레스마이그레이션(stressmigration; SM) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로 구리(Cu)가 최근에 관심의 대상이 되고 있다.
구리를 금속배선 재료로 이용하는 이유는, 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄: 660℃, 텅스텐: 3400℃), 비저항은 1.7μΩ㎝로서 알루미늄(2.7μΩ㎝), 텅스텐(5.6μΩ㎝)보다 매우 낮기 때문이다.
그러나, 구리는 실리콘 및 산화물내에서 매우 빠른 확산도를 가지고 있으므로 구리의 확산을 막아줄 확산배리어막(Diffusion barrier)이 필요하다.
이러한 확산배리어막으로는 구리와 전혀 반응을 하지 않는 금속 또는 질화물이 이용되며, 구리에 대한 확산배리어막의 성능은 단일 내열금속(refractory meTil), 이원계 질화물, 삼원계 질화물의 순서로 우수하다. 예컨대, Ti, Ti, TiN,WN, TiN, TiSiN, TiSiN을 이용한다.
구리는 오로지 확산에 의해서만 확산하는데, 이것으로부터 구리의 확산을 방지하기 위해서는 확산배리어막의 미세 구조를 빠른 확산경로가 없는 비정질(amorphous)로 만드는 것이 유리하다.
이러한 관점에서 볼 때, 비정질 삼원계 확산배리어막의 성능이 우수함을 알 수 있다. 현재까지 개발된 확산배리어막중에서 우수한 확산방지 성능을 보여주는 방지막은 내열금속에 실리콘(Si) 및 질소(N)가 첨가된 삼원계 비정질 질화물이다.
도 1은 종래기술에 따라 구리배선을 개략적으로 도시한 도면이다.
도 1에 도시된 바와 같이, 실리콘기판(11)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 선택적으로 식각하여 실리콘기판(11)의 소정 표면이 노출되는 콘택홀을 형성하고, 콘택홀내에 TiSiN 또는 TiSiN과 같은 삼원계 비정질 질화물(13)과 구리막(14)을 매립시켜 구리배선을 형성한다.
이 때, 삼원계 비정질 질화물(13)은 구리막(14)내 구리의 확산방지역할을 하는 확산배리어막이다.
그러나, 이러한 삼원계 비정질 질화물(13)은 실리콘(Si)이 함유되어 있으므로 실리콘이 질소와 결합하여 박막의 전기적인 저항을 높이며, 또한 구리와 실리콘의 매우 좋은 화학적 친화력 때문에 비정질에서 결정질로 변태되는 온도를 낮추어 확산방지 성능을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 실리콘이 함유된 확산배리어막의 적용에 따른 구리배선의 확산방지 저하를 방지하도록 한 구리배선의 확산배리어막 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 구리배선의 형성 방법을 도시한 도면,
도 2는 본 발명의 실시예에 따른 TiWN의 증착장치를 도시한 구조도,
도 3a 내지 도 3b는 본 발명의 실시예에 따른 구리배선의 형성 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
100 : 반응성 증착챔버 101 : 웨이퍼
102 : 웨이퍼지지대 103 : 타겟지지대
104 : 티타늄 타겟 105 : 텅스텐 타겟
106 : 아르곤가스공급관 107 : 질소가스공급관
108 : TiWN
상기의 목적을 달성하기 위한 본 발명의 삼원계 확산배리어막의 형성 방법은 증착챔버내에 로딩된 기판상에 티타늄, 텅스텐 그리고 질소로 이루어진 삼원계 질화물을 증착하는 단계, 및 상기 삼원계 질화물을 조밀화시키고 상기 삼원계 질화물의 표면층에 산소를 충진시키기 위한 개질화 공정을 실시하는 단계를 포함하여 이루어짐을 특징으로 하고, 상기 삼원계 질화물을 증착하는 단계는, 상기 증착챔버내에 티타늄타겟과 텅스텐타겟을 장착시키는 단계, 상기 증착챔버내에 아르곤가스와 질소 가스의 혼합 가스를 공급하는 단계, 상기 아르곤가스를 이온화시켜 아르곤 플라즈마를 형성하는 단계, 상기 아르곤 플라즈마내 아르곤 이온을 상기 티타늄타겟과 텅스텐타겟과 충돌시키는 단계, 및 상기 충돌로 인해 떨어져 나온 티타늄이온과 텅스텐 이온을 상기 질소가스와 반응시키는 단계를 포함함을 특징으로 한다.
그리고, 본 발명의 구리배선 형성 방법은 반도체기판 상부에 도전막을 형성하는 단계, 상기 도전막상에 티타늄, 텅스텐과 질소로 이루어진 확산배리어막을 형성하는 단계, 상기 확산배리어막상에 구리막을 형성하는 단계를 포함함을 특징으로 하고, 상기 확산배리어막을 형성하는 단계는, 100℃∼900℃의 온도에서 이루어지되, 상기 확산배리어막은 200Å∼1000Å의 두께로 증착되는 것을 특징으로 하며,상기 확산배리어막내 상기 티타늄의 조성비는 50at%∼90at%, 상기 텅스텐의 조성비는 10at%∼50at%, 상기 질소의 조성비는 10at%∼80at%인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 실리콘이 함유되지 않으면서도 구리의 확산방지 특성이 우수한 삼원계 질화물계 확산배리어막을 제안한다.
도 2는 본 발명의 실시예에 따른 TiWN막을 증착하기 위한 물리기상증착(PVD) 챔버를 도시한 도면이다.
도 2를 참조하면, 물리적기상증착 챔버는 반응성 증착 챔버(100)로서, 반응성 증착챔버(100)내에 기판지지대(102)에 의해 지지된 삼원계 확산배리어막이 증착될 웨이퍼(101), 웨이퍼(101)에 대향하는 위치에 각각 타겟지지대(103)에 의해 지지된 티타늄타겟(104)과 텅스텐타겟(105), 반응성 증착 챔버(100)내에 스퍼터가스인 아르곤가스를 공급하기 위한 아르곤가스공급관(106), 반응성 증착 챔버(100)내에 반응가스인 질소가스를 공급하기 위한 질소가스공급관(107)으로 이루어진다.
여기서, 아르곤가스공급관(106)을 통해 아르곤과 같은 비활성가스가 공급되고, 질소가스공급관(107)을 통해 질소가스가 공급되며, 이들 아르곤가스 및 질소가스는 밸브(도시 생략)를 통해 그 공급량 및 공급시간이 조절된다.
또한, 웨이퍼(101)의 표면이 티타늄타겟(104)과 텅스텐타겟(105)에 평행하게일정한 간격을 유지하도록 웨이퍼(101)는 기판지지대(102)에 장착된다.
상술한 도 2에서 이루어지는 TiWN의 증착은, 먼저 고전압이 걸린 진공상태에서 반응성 증착챔버(100)내의 각 타겟(104,105)과 웨이퍼(101) 사이에 아르곤가스와 질소 가스의 혼합 가스를 공급한 다음, 아르곤가스를 이온화시켜 아르곤 플라즈마를 형성하고, 플라즈마를 구성하는 Ar+ 이온들을 각 타겟(104, 105)으로 전기장에 의해 가속시켜 각 타겟(104, 105)의 표면과 충돌시킨다.
이러한 충돌에 의한 운동량의 교환에 의하여 각 타겟(104,105)의 표면 원자나 분자가 튀어나오고, 튀어나온 원자나 분자들(Ti+, W+)은 반응가스인 질소(N) 가스와 화학반응하여 웨이퍼(101)상에 TiWN(108)을 증착시킨다.
상술한 TiWN의 증착은 물리기상증착법(PVD), IMP(Ionized Metal Plasma)법 또는 콜리메이티드(collimated) 물리기상증착법으로 이루어진다.
도 3a 내지 도 3b는 도 2의 반응성 증착챔버내에서 이루어지는 TiWN 확산배리어막을 갖는 반도체장치의 구리배선 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 하부층(21)이 형성된 반도체기판(도시 생략)상에 층간절연막(22)을 증착한 후, 듀얼 다마신 공정을 통해 층간절연막(22)을 선택적으로 식각하여 듀얼 다마신 패턴, 예컨대 비아홀(via hole) 패턴과 라인(line) 패턴을 형성한다.
여기서, 하부층(21)은 후속 구리배선이 접속될 금속배선 또는 불순물이 이온주입된 반도체기판과 같은 도전막일 수 있다.
다음으로, 비아홀 패턴과 라인패턴이 형성된 반도체기판을 증착챔버내에 로딩시킨 후, 아르곤 가스와 질소가스를 유입시켜 아르곤 플라즈마를 형성시킨다. 계속해서, 아르곤 플라즈마내 이온화된 아르곤이온을 전기장에 의해 티타늄 타겟과 텅스텐 타겟에 충돌시키고, 충돌에 의해 각 타겟으로부터 떨어져 나온 티타늄 이온과 텅스텐 이온을 질소가스와 반응시켜 비아홀패턴과 라인패턴을 따라 확산배리어막인 TiWN(23)을 증착시킨다.
상술한 TiWN(23)의 증착은 100℃∼900℃의 온도범위에서 이루어지고, 증착되는 TiWN(23)은 200Å∼1000Å의 두께를 가지며, TiWN(22)내 Ti의 조성비는 50∼90at%, W의 조성비는 10∼50at%, N의 조성비는 10∼80at%를 유지한다.
다음으로, TiWN(23)을 증착한 후, TiWN(23)을 조밀화시키고 TiWN(23)의 표면에 산소를 충진시키는 개질화 공정을 진행한다.
TiWN(23)의 조밀화 및 산소충진 방법은 증착챔버내에서 이루어지거나, 또는 별도의 열처리챔버내에서 이루어진다.
먼저 열처리챔버내에서 이루어지는 TiWN(23)의 조밀화 및 산소 충진 방법은 TiWN(23)을 증착한 후, 열처리 챔버내로 이송시켜 급속열처리(Rapid Thermal Process; RTP)하는데, 급속열처리는 산소(O2) 분위기, 아르곤과 산소의 혼합분위기(Ar+O2), 또는 질소와 산소의 혼합분위기(N2+O2)에서 이루어지되 100℃∼650℃의 온도에서 1분∼5분동안 진행된다. 이 때, 각각 산소, 아르곤 및 질소의 유량을 변화시키면서 열처리한다.
다음으로, 증착챔버내에서 이루어지는 TiWN(23)의 조밀화 및 산소충진 방법을 설명한다.
제1예로서, TiWN(23) 증착시에 반응성 증착챔버내에 산소를 유입한 후 이온화시키고, 하부층(21)측의 전기장에 의해 이온화된 산소를 증착되는 TiWN(23)측으로 가속시키므로써 TiWN(23)을 조밀화시킴과 동시에 막내에 산소를 충진시킨다.
제2예로서, 증착 챔버내에 아르곤을 유입한 후 이온화시키고, 이온화된 아르곤을 증착되는 TiWN(23)과 충돌시키므로써 TiWN(23)의 막질을 조밀하게 만들어준 후, 산소 이온을 추가로 유입시켜 TiWN(22)상에 균일한 산화막을 형성시킨다.
제3예로서, 증착 챔버내에 질소를 이온화시키고, 이온화된 질소를 증착되는 TiWN(23)과 충돌시키므로써 TiWN(23)의 막질을 조밀하게 만들어준 후, 산소 이온을 추가로 유입시켜 TiWN(23)상에 균일한 산화막을 형성시킨다.
제4예로서, 증착챔버내에 질소와 산소를 동시에 유입시킨 후 이온화시키고, 이온화된 질소를 증착되는 TiWN(23)과 충돌시키므로써 TiWN(23)의 막질을 조밀하게 만들어준 후, 이온화된 산소를 이용하여 TiWN(23)상에 균일한 산화막을 형성시킨다.
제5예로서, 증착 챔버내에서 NH4로 열처리하여 TiWN(23)을 조밀화시킨 후 추가로 유입된 산소를 이온화시킨 후, 이온화된 산소를 이용하여 TiWN(23)상에 균일한 산화막을 형성시킨다.
제6예로서, 증착 챔버내에서 NH4플라즈마처리하여 TiWN(23)을 조밀화시킨후, 추가로 산소를 유입시킨 후 이온화시키고 이온화된 산소를 이용하여 TiWN(23)상에 균일한 산화막을 형성시킨다.
제7예로서, 증착챔버내에서 UV 오존으로 열처리하여 TiWN(23)을 조밀화시킴과 동시에 TiWN(23)상에 균일한 산화막을 형성시킨다.
상술한 제1예 내지 제7예를 조합하여 TiWN(23)을 개질화시킬 수도 있으며, 제1예 내지 제7예는 모두 100℃∼650℃의 온도에서 1분∼5분동안 이루어진다.
상술한 것처럼, TiWN(23)을 증착시킨 후, 조밀화 및 산소 충진시키므로써 실리콘이 포함되지 않으면서 내열금속(Ti)내에 또다른 내열금속(W) 및 질소(N)를 첨가시키므로서 확산배리어막의 미세 구조를 비정질로 만든다.
도 3b에 도시된 바와 같이, 개질화 공정이 완료된 후, 전면에 비아홀패턴 및 라인패턴을 채울때까지 층간절연막(22)상에 구리막을 증착한 후, 층간절연막(22)의 표면이 드러날때까지 구리막 및 확산배리어막(23)을 화학적기계적연마하여 비아(24)와 구리배선(25)을 동시에 형성한다.
상술한 실시예에 설명된 바와 같은 비정질 확산배리어막은 내열금속인 티타늄(Ti), 텅스텐(W)과 질소(N)와의 강한 화학적 결합에 의해서 후속 고온열공정에서도 그 결합이 유지되고, 또한 저항이 낮은 내열금속인 티타늄(Ti)과 텅스텐(W), 그리고 질소를 포함하고 있기 때문에 낮은 전기저항을 유지한다.
상술한 바와 같이, 내열금속 및 질소가 첨가된 비정질 확산배리어막들은 배선공정에서 필히 발생되는 구리의 확산을 고온까지 차단하여 배선공정의 공정온도범위를 넓힐 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 삼원계 확산배리어막은 구리 배선공정에서 필히 발생되는 구리의 확산을 고온까지 차단하여 배선공정의 공정 온도범위를 넓힐 수 있어 소자의 신뢰성을 확보할 수 있는 효과가 있다.

Claims (9)

  1. 증착챔버내에 로딩된 기판상에 티타늄, 텅스텐 그리고 질소로 이루어진 삼원계 질화물을 증착하는 단계; 및
    상기 삼원계 질화물을 조밀화시키고 상기 삼원계 질화물의 표면층에 산소를 충진시키기 위한 개질화 공정을 실시하는 단계
    를 포함하여 이루어짐을 특징으로 하는 삼원계 확산배리어막의 형성 방법.
  2. 제1항에 있어서,
    상기 삼원계 질화물을 증착하는 단계는,
    상기 증착챔버내에 티타늄타겟과 텅스텐타겟을 장착시키는 단계;
    상기 증착챔버내에 아르곤가스와 질소 가스의 혼합 가스를 공급하는 단계;
    상기 아르곤가스를 이온화시켜 아르곤 플라즈마를 형성하는 단계;
    상기 아르곤 플라즈마내 아르곤 이온을 상기 티타늄타겟과 텅스텐타겟과 충돌시키는 단계; 및
    상기 충돌로 인해 떨어져 나온 티타늄이온과 텅스텐 이온을 상기 질소가스와 반응시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 삼원계 확산배리어막의 형성 방법.
  3. 제1항에 있어서,
    상기 삼원계 질화물을 증착하는 단계는,
    100℃∼900℃의 온도에서 이루어지되, 200Å∼1000Å의 두께로 증착되는 것을 특징으로 하는 삼원계 확산배리어막의 형성 방법.
  4. 제1항에 있어서,
    상기 삼원계 질화물내 상기 티타늄의 조성비는 50at%∼90at%, 상기 텅스텐의 조성비는 10at%∼50at%, 상기 질소의 조성비는 10at%∼80at%인 것을 특징으로 하는 삼원계 확산배리어막의 형성 방법.
  5. 제1항에 있어서,
    상기 개질화 공정은, 상기 삼원계 질화물이 증착되는 증착챔버내에서 이루어지거나 또는 별도의 열처리 챔버내에서 이루어짐을 특징으로 하는 삼원계 확산배리어막의 형성 방법.
  6. 반도체기판 상부에 도전막을 형성하는 단계;
    상기 도전막상에 티타늄, 텅스텐과 질소로 이루어진 확산배리어막을 형성하는 단계;
    상기 확산배리어막상에 구리막을 형성하는 단계
    를 포함함을 특징으로 하는 구리배선 형성 방법.
  7. 제6항에 있어서,
    상기 확산배리어막을 형성하는 단계는,
    100℃∼900℃의 온도에서 이루어지되, 상기 확산배리어막은 200Å∼1000Å의 두께로 증착되는 것을 특징으로 하는 구리배선 형성 방법.
  8. 제6항에 있어서,
    상기 확산배리어막내 상기 티타늄의 조성비는 50at%∼90at%, 상기 텅스텐의 조성비는 10at%∼50at%, 상기 질소의 조성비는 10at%∼80at%인 것을 특징으로 하는 구리배선 형성 방법.
  9. 제6항에 있어서,
    상기 도전막을 형성한 후,
    상기 도전막상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 선택적으로 식각하여 상기 도전막의 소정 표면을 노출시키는 듀얼 다마신 패턴을 형성하는 단계
    를 포함함을 특징으로 하는 구리배선 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200450544Y1 (ko) * 2008-06-12 2010-10-11 전재창 부착 수단을 구비한 휴대폰 케이스
US9129970B2 (en) * 2006-07-21 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor device having oxidized Ti- and N-containing layer, and manufacturing of the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4866007B2 (ja) * 2005-01-14 2012-02-01 富士通株式会社 化合物半導体装置
JP7321730B2 (ja) 2019-03-14 2023-08-07 キオクシア株式会社 半導体装置の製造方法
US11967523B2 (en) * 2021-10-11 2024-04-23 Applied Materials, Inc. Self-assembled monolayer for selective deposition
US12094766B2 (en) 2021-10-27 2024-09-17 Applied Materials, Inc. Selective blocking of metal surfaces using bifunctional self-assembled monolayers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204171A (ja) * 1993-01-07 1994-07-22 Seiko Epson Corp 半導体装置及びその製造方法
JPH08102463A (ja) * 1994-09-30 1996-04-16 Mitsubishi Electric Corp 集積回路、その製造方法およびその薄膜形成装置
JPH08260131A (ja) * 1995-03-20 1996-10-08 Texas Instr Inc <Ti> 金属導体と他の金属との間の反応を最小化する方法
JPH0922907A (ja) * 1995-07-05 1997-01-21 Fujitsu Ltd 埋め込み導電層の形成方法
KR970018403A (ko) * 1995-09-21 1997-04-30 김광호 반도체 소자의 금속배선 형성방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965218A (en) * 1985-10-21 1990-10-23 Itt Corporation Self-aligned gate realignment employing planarizing overetch
DE69625265T2 (de) * 1995-03-28 2003-09-04 Texas Instruments Inc., Dallas Halbleiterstrukturen
US6071811A (en) * 1997-02-26 2000-06-06 Applied Materials, Inc. Deposition of titanium nitride films having improved uniformity
JPH10242271A (ja) * 1997-02-28 1998-09-11 Sony Corp 半導体装置及びその製造方法
WO1999030363A2 (en) * 1997-12-10 1999-06-17 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing such a device
JP3798908B2 (ja) * 1998-05-07 2006-07-19 三菱電機株式会社 半導体装置およびその製造方法
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
US6403465B1 (en) * 1999-12-28 2002-06-11 Taiwan Semiconductor Manufacturing Company Method to improve copper barrier properties
US6365927B1 (en) * 2000-04-03 2002-04-02 Symetrix Corporation Ferroelectric integrated circuit having hydrogen barrier layer
US6562715B1 (en) * 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204171A (ja) * 1993-01-07 1994-07-22 Seiko Epson Corp 半導体装置及びその製造方法
JPH08102463A (ja) * 1994-09-30 1996-04-16 Mitsubishi Electric Corp 集積回路、その製造方法およびその薄膜形成装置
JPH08260131A (ja) * 1995-03-20 1996-10-08 Texas Instr Inc <Ti> 金属導体と他の金属との間の反応を最小化する方法
JPH0922907A (ja) * 1995-07-05 1997-01-21 Fujitsu Ltd 埋め込み導電層の形成方法
KR970018403A (ko) * 1995-09-21 1997-04-30 김광호 반도체 소자의 금속배선 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129970B2 (en) * 2006-07-21 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor device having oxidized Ti- and N-containing layer, and manufacturing of the same
US9343402B2 (en) 2006-07-21 2016-05-17 Kabushiki Kaisha Toshiba Semiconductor device having Ti- and N-containing layer, and manufacturing method of same
KR200450544Y1 (ko) * 2008-06-12 2010-10-11 전재창 부착 수단을 구비한 휴대폰 케이스

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