KR20020074668A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

대기압 이하로 유지되는 밀폐 공간 내에서 금속 증착 방지막 형성을 위한 산화 공정을 행하는 반도체 소자의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 홀 영역을 한정하는 층간절연막 패턴을 형성한다. 상기 홀 영역의 내측벽이 노출되도록 상기 층간절연막 패턴의 상부에만 금속 박막을 진공 분위기 하에서 형성한다. 대기압보다 낮은 압력으로 유지되는 밀폐 공간 내에서 상기 금속 박막을 산소 분위기로 산화시켜서 금속 증착 방지막을 형성한다. 상기 노출된 홀 영역의 내측벽에 금속 라이너를 선택적으로 형성한다. 상기 금속 라이너에 의하여 한정되는 상기 홀 영역 내부 및 상기 금속 증착 방지막 위에 금속막을 형성한다. 상기 금속막이 형성된 결과물을 열처리하여 리플로우시킨다.

Description

반도체 소자의 금속 배선 형성 방법 {Method for forming metal wiring layer}
본 발명은 반도체 집적 회로의 제조 방법에 관한 것으로, 특히 금속 배선 형성 방법에 관한 것이다.
반도체 소자가 고밀도화 및 고집적화됨에 따라 다층 배선 구조의 금속 배선을 가지는 회로 구성이 필수적으로 요구된다. 금속 배선은 전기적인 신호를 전송시키는 역할을 하므로 전기적인 저항이 낮아야 하며, 경제적이고 신뢰성이 높아야 한다. 이러한 조건들을 충족시킬 수 있는 적합한 금속 배선 물질로서 알루미늄이 널리 사용되고 있다.
회로의 선폭이 좁아짐에 따라, 알루미늄과 같은 배선 재료를 사용하는 반도체 소자의 제조 공정에 있어서 배선 형성을 위한 증착 공정으로서 종래의 기술을 그대로 적용하기에는 기술적 한계가 있다. 그에 따라, 하층의 도전층과 상층의 알루미늄 배선과의 접속부인 콘택홀(contact hole), 또는 하층의 알루미늄 배선과 상층의 알루미늄 배선과의 접속부인 비아홀(via hole) 내부를 배선 물질로 완전히 매립하는 기술이 이들 사이의 전기적 접속을 가능하게 하기 위하여 매우 중요한 기술로 강조되고 있다.
콘택홀 또는 비아홀(이하, 단지 "콘택홀"이라 약칭함)을 알루미늄으로 매립하는 데 있어서, 보다 우수한 전기적 특성 및 보다 완벽한 매립 특성을 얻기 위하여, 다양한 공정 기술이 개발되고 있다. 차세대급 기억 소자 제조에 있어서, 회로의 선폭이 0.25㎛ 이하인 금속 배선 형성을 위한 증착 공정에서는 콘택홀의 아스펙트 비(aspect ratio)가 크기 때문에, 스퍼터링 방식과 같은 PVD(physical vapor deposition) 방법에만 의존하는 것은 부적절하다. 이와 같은 점을 극복하기 위하여, PVD 방법에 비하여 스텝 커버리지(step coverage) 특성이 우수한 CVD(chemical vapor deposition) 방법을 이용하여 알루미늄 배선을 형성하는 공정에 관한 다양한 연구가 진행되어 왔다. 그 중에서도 특히, 콘택홀 내부에만 선택적으로 알루미늄 박막을 CVD 방법에 의해 미리 형성하고, 상기 콘택홀의 외부에는 PVD 방법으로 알루미늄막을 증착하는 PMD(preferential metal deposition) 공정이 연구되고 있다. PMD 공정에서는, 콘택홀 내부에만 선택적으로 알루미늄 박막을 미리 형성하기 위하여, 상기 콘택홀을 한정하는 층간절연막 패턴의 상면에 금속 증착 방지막을 형성하여 상기 콘택홀의 내부만을 노출시킨 후, 상기 노출된 콘택홀의 내부에 알루미늄 박막을 CVD 방법으로 형성한다.
종래 기술에 따른 PMD 공정에서는 상기 금속 증착 방지막을 형성하기 위하여, 상기 층간절연막 패턴의 상면에 미리 소정의 금속막을 형성한 후, 그 결과물을 대기에 노출시킴으로써 상기 금속막을 산화시켰다. 이와 같이 금속막을 대기중에서 노출시켜서 알루미늄의 자연 산화막을 형성시킴으로써 얻어지는 상기 금속 증착 방지막은 후속의 CVD 방법에 의한 알루미늄 박막의 증착을 방지하는 ANL(anti-nucleation layer)로 이용된다.
그러나, 상기 설명한 바와 같은 종래 기술에 따른 PMD 공정에서는, 상기 금속막을 대기중에 노출시켜서 알루미늄의 자연산화막을 형성시키므로, 대기 노출 시간에 따라 상기 자연 산화막의 형성 정도가 다르게 된다. 즉, PVD 방법으로 층간절연막 패턴의 상면에만 알루미늄막을 형성한 후 이를 대기중에 노출시켰을 때, 노출 시간이 길어짐에 따라 콘택홀의 내부까지 자연 산화의 영향을 받게 되어, 후속 공정에서 CVD 방법으로 알루미늄 박막을 형성하고자 할 때 상기 콘택홀 내부에서 입구에 가까운 상부 영역에서는 알루미늄 박막이 잘 증착되지 않는 경향을 보이게 된다.
또한, 종래 기술에서와 같이 금속막의 대기 노출에 의한 자연 산화 현상을 이용하여 금속 증착 방지막을 형성하는 경우, 금속 증착 방지 역할을 하기에 충분한 산화막을 얻기 위하여는 적어도 2시간 또는 그 이상의 산화 시간이 필요하다.더욱이, 금속 배선 형성 공정을 클러스터 툴 타입(cluster tool type)의 설비를 이용하여 행하는 경우, 대기 노출에 의한 자연 산화 공정을 행하기 위하여 웨이퍼를 상기 클러스터 툴 타입의 설비로부터 꺼낸 후, 대기중에서의 산화 공정을 행하고, 다시 웨이퍼를 상기 설비에 반입시켜야 하는 번거로운 과정이 수반되며, 상기 설비에서는 진공 상태가 파괴된 후 다시 원하는 진공 분위기를 조성하기 위하여 배기 및 펌핑 시간이 소요된다. 따라서, 공정의 심각한 쓰루풋(throughput) 저하 현상을 초래하게 된다.
또한, 종래 기술에서와 같이 금속막의 대기 노출에 의한 자연 산화 현상을 이용하여 금속 증착 방지막을 형성하는 경우, 자연 산화막을 형성하는 과정을 수치적으로 제어하는 것이 불가능하여 공정의 재현성을 확보하기 어렵다. 그리고, 자연 산화막 형성을 위한 대기 노출 과정에서, 불필요한 파티클(particles)에 의하여 오염되거나 치명적인 결함(defect)이 발생될 가능성이 높아지게 되며, 이는 형성하고자 하는 반도체 소자의 수율을 저하시키는 직접적인 원인으로 작용하게 된다.
본 발명의 목적은 PMD 공정을 이용하여 콘택홀을 매립하는 금속 배선 형성 공정을 행할 때, 공정의 재현성을 확보할 수 있고, 파티클 또는 결함 발생을 억제할 수 있으며, 공정의 쓰루풋을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 도전 영역, 20: 홀 영역, 22: 층간절연막 패턴, 32: 저항성 금속막, 34: 장벽 금속막, 42: 금속 박막, 44: 금속 증착 방지막, 52: 금속 라이너, 54: 금속막, 54a: 평탄화된 금속막.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 홀 영역을 한정하는 층간절연막 패턴을 형성한다. 상기 홀 영역의 내측벽이 노출되도록 상기 층간절연막 패턴의 상부에만 금속 박막을 진공 분위기 하에서 형성한다. 대기압보다 낮은 압력으로 유지되는 밀폐 공간 내에서 상기 금속 박막을 산소 분위기로 산화시켜서 금속 증착 방지막을 형성한다. 상기 노출된 홀 영역의 내측벽에 금속 라이너를 선택적으로 형성한다. 상기 금속 라이너에 의하여 한정되는 상기 홀 영역 내부 및 상기 금속 증착 방지막 위에 금속막을 형성한다. 상기 금속막이 형성된 결과물을 열처리하여 리플로우(reflow)시킨다.
상기 홀 영역은 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀(contact hole), 비아홀(via hole), 또는 상기 층간절연막 패턴의 두께보다 작은 깊이를 가지는 그루브(groove)이다.
본 발명의 제1 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 상기 금속 박막을 형성하는 단계 전에, 선택적으로 상기 층간절연막 패턴이 형성된 결과물 전면에 저항성 금속막을 형성하는 단계, 또는 상기 저항성 금속막 위에 장벽 금속막을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 제1 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 상기 장벽 금속막을 형성하는 단계 후에, 상기 장벽 금속막을 열처리하는 단계를 더 포함할 수 있다.
상기 금속 박막을 산화시키는 단계는 O2가스 분위기, 또는 산소 함유 가스및 불활성 가스의 혼합 가스 분위기하에서 행해진다.
또한, 본 발명의 제1 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 상기 금속 박막을 형성한 후, 상기 금속 증착 방지막을 형성하기 전에, 상기 금속 박막이 형성된 결과물을 상기 진공 분위기의 파괴없이 상기 밀폐 공간 내로 이동시키는 단계를 더 포함할 수 있다. 상기 밀페 공간은 진공 배기 가능한 반응 챔버 내에 형성되거나, 클러스터 툴 타입(cluster tool type)의 반도체 제조 장치에 포함된 진공 배기 가능한 로드락 챔버 내에 형성된다.
상기 금속 라이너는 CVD(chemical vapor deposition) 방법으로 형성되며, 1개의 금속층으로 구성되는 단일층, 또는 2개의 금속층으로 구성되는 2중층으로 이루어질 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상의 노출 표면중 일부 표면만을 덮는 제1 금속막을 형성한다. 대기압보다 낮은 압력으로 유지되는 밀폐 공간 내에서 상기 제1 금속막을 산소 분위기로 산화시켜서 금속 증착 방지막을 형성한다. 상기 노출 표면중 상기 일부 표면을 제외한 나머지 표면 위에 제2 금속막을 형성한다.
상기 제1 금속막은 Al, Ti 또는 Ta로 이루어질 수 있으며, 바람직하게는 직류 마그네트론 스퍼터링(DC magnetron sputtering) 방법으로 형성된다.
상기 제1 금속막을 산화시키는 단계는 O2가스 분위기 하에서 행해질 수 있으며, 이 때 O2가스의 분압은 1 Torr 이하이다. 상기 제1 금속막을 산화시키는 단계는 상온 ∼ 200℃의 온도하에서 행해진다.
본 발명의 제2 양태에 따른 반도체 소자의 금속 배선 형성 방법에서, 상기 제2 금속막을 형성하는 단계는 상기 나머지 표면 위에 금속 라이너를 형성하는 단계와, 상기 금속 라이너 위에 평탄화된 제3 금속막을 형성하는 단계를 포함할 수 있다. 상기 제3 금속막은 Al 또는 Al 합금으로 이루어진다.
본 발명에 의하면, PMD 공정에 의하여 콘택홀을 매립하는 금속 배선 형성 방법에 있어서, 금속 증착 방지막을 형성하기 위하여 금속 박막을 산화시킬 때 대기압 이하로 유지되는 밀폐 공간 내에서 산화 공정을 행한다. 따라서, 상기 금속 박막의 산화 공정을 재현성있게 행할 수 있고, 공정 시간이 단축되어 쓰루풋을 향상시킬 수 있으며, 웨이퍼를 대기중에 노출시킬 필요가 없으므로 대기중의 파티클에 의한 오염 및 결함 발생 가능성을 최소화할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 상면에 도전 영역(12)이 노출된 반도체 기판(10)상에 홀 영역(20)을 한정하는 층간절연막 패턴(22)을 형성한다. 상기 층간절연막 패턴(22)은 예를 들면 BPSG(borophosphosilicate glass)막 또는 도핑되지 않은 실리콘 산화막(undoped silicon oxide layer)으로 구성될 수 있다.
상기 도전 영역(12)은 소스/드레인 영역, 또는 상기 반도체 기판(10)상에 형성되어 있는 트랜지스터 등을 구성하는 도전층일 수 있다. 이 경우, 상기 홀 영역(20)은 콘택홀(contact hole)을 구성한다. 또는, 상기 도전 영역(12)은 금속 배선층일 수도 있다. 이 경우, 상기 홀 영역(20)은 비아홀(via hole)을 구성한다. 도 1에서는 상기 홀 영역(20)을 통하여 상기 도전 영역(12)이 노출되는 것으로 도시하였으나, 상기 홀 영역(20)은 다마신(damascene) 배선 형성을 위한 그루브(groove)를 구성할 수도 있다. 이 경우, 상기 그루브는 상기 층간절연막 패턴(22)의 두께보다 작은 깊이를 가지며, 상기 도전 영역(12)은 상기 그루브를 통하여 노출되지 않는다.
도 2를 참조하면, 상기 층간절연막 패턴(22)이 형성된 결과물 전면에 저항성 금속막(32) 및 장벽 금속막(34)을 차례로 형성한다. 상기 저항성 금속막(32)은 Ti 또는 Ta, 바람직하게는 Ti로 이루어진다. 또한, 상기 장벽 금속막(34)은 TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN 또는 WN, 바람직하게는 TiN으로 이루어진다.
이어서, 상기 장벽 금속막(34)을 열처리한다. 상기 도전 영역(12)이 불순불층으로 이루어지는 소스/드레인 영역인 경우, 상기 열처리에 의하여 상기 저항성 금속막(32) 내의 금속 원자들과 상기 불순물층 내의 실리콘 원자들이 반응하여 금속 실리사이드막이 형성됨과 동시에, 상기 장벽 금속막(34)의 그레인 경계 영역(grain boundary region)이 산소 원자들로 채워지는 산소 스터핑 효과가 얻어진다. 이와 같이, 상기 장벽 금속막(34)을 열처리하면, 상기 도전 영역(12)과 장벽 금속막(34) 사이에 형성되는 금속 실리사이드막에 의하여 콘택 저항이 개선되며, 상기 도전 영역(12) 내의 실리콘 원자들과, 후속 공정에서 형성되는 금속막 내의 알루미늄 원자들이 상기 장벽 금속막(34)을 통하여 서로 확산되는 현상을 억제할 수 있다. 상기 도전 영역(12)이 금속 배선층을 구성하는 경우, 즉 상기 홀 영역이 금속 배선층을 노출시키는 비아홀인 경우에는 상기 장벽 금속막(34) 형성 단계 및 그 열처리 단계를 생략할 수 있다. 마찬가지로, 상기 홀 영역(20)이 다마신 배선 형성을 위한 그루브를 구성하는 경우에도 상기 장벽 금속막(34) 형성 단계 및 그 열처리 단계를 생략할 수 있다.
상기 장벽 금속막(34)을 열처리하는 공정은 질소 분위기하에서 약 400℃ ∼ 550℃의 온도로 약 30분 ∼ 1시간 동안 행해진다. 또는, 상기 장벽 금속막(34)을 열처리하는 공정은 암모니아(NH3) 가스 분위기하에서 약 650℃ ∼ 850℃의 온도로 급속 열처리(rapid thermal anneal)할 수 있다. 상기 급속 열처리 공정은 약 30초 ∼ 2분 동안 행하는 것이 바람직하다.
도 3을 참조하면, 상기 장벽 금속막(34)에 의하여 한정되는 상기 홀영역(20)의 내측벽이 노출되도록, 상기 층간절연막 패턴(22)의 상부에 있는 상기 장벽 금속막(34) 위에만 금속 박막(42)을 형성한다. 상기 금속 박막(42)은 진공 분위기에서 형성된다.
보다 구체적으로 설명하면, 상기 열처리된 장벽 금속막(34)을 포함하는 결과물상에 스퍼터링 방법과 같은 PVD 방법으로 20 ∼ 300Å 두께를 갖는 상기 금속 박막(42)을 형성한다. 상기 금속 박막(42)은 Si보다 산화성이 큰 물질로 형성한다. 예를 들면, 상기 금속 박막(42)은 Al, Ti 또는 Ta로 이루어질 수 있다. 이 때, 상기 금속 박막(42)을 형성하는 데 있어서 콜리메이터(collimator)가 장착되지 않은 직류 마그네트론 스퍼터(DC magnetron sputter)를 사용하는 것이 바람직하다. 상기 금속 박막(42)을 형성하기 위한 직류 마그네트론 스퍼터링 공정은 10 ∼ 30℃의 저온 및 3 ∼ 10mTorr, 바람직하게는 5 ∼ 10mTorr의 압력하에서 행할 수 있다. 콜리메이터가 구비되어 있지 않은 직류 마그네트론 스퍼터를 사용하여 상기한 바와 같은 공정 조건 하에서 상기 금속 박막(42)을 형성하면, 스퍼터되는 금속 원자들의 직진성이 상실되어, 상기 홀 영역(20) 내부의 측벽 및 저면에는 상기 금속 박막(42)이 형성되는 것을 방지할 수 있다. 따라서, 상기 금속 박막(42)은 상기 층간절연막 패턴(22)의 상부에 있는 상기 장벽 금속막(34) 위에만 선택적으로 형성되고, 상기 홀 영역(20) 내부에서는 상기 장벽 금속막(34)이 노출되어 있게 된다.
상기 금속 박막(42)은 CVD 방법에 의하여 형성될 수도 있다. 상기 금속 박막(42)을 형성하기 위한 CVD 공정에서는 상기 금속 박막(42)이 상기 홀 영역(20) 내부에 형성되는 것을 방지하기 위하여 표면 반응 제한 영역(surface reactionlimited region)이 아닌 대량 이동 영역(mass transported region)에 해당하는 온도 및 5Torr 이상의 고압 분위기를 유지하는 것이 바람직하다. 예를 들면, 상기 금속 박막(42)을 CVD 방법으로 형성되는 알루미늄막으로 구성하는 경우, 알루미늄의 대량 이동 영역에 해당하는 온도인 약 180℃의 온도로 알루미늄막을 형성하면 상기 홀 영역(20) 내부에 알루미늄막이 형성되는 것을 방지할 수 있다. 상기 홀 영역(20)의 아스펙트 비(aspect ratio)가 클수록 상기 금속 박막(42)이 상기 층간절연막 패턴(22)의 상부에만 선택적으로 형성되는 효과는 증대된다. 따라서, 큰 아스펙트 비를 가지는 콘택홀이 요구되는 고집적 반도체 소자일수록 상기 층간 절연막 패턴(22)의 상부에만 선택적으로 형성되는 상기 금속 박막(42)을 더욱 효과적으로 형성할 수 있다.
그 후, 상기 금속 박막(42) 형성시 유지되었던 진공 분위기를 파괴시키지 않으면서, 상기 금속 박막(42)이 형성된 결과물을 대기압보다 낮은 압력으로 유지되는 밀폐 공간으로 이동시킨다. 상기 밀폐 공간은 진공 배기 가능한 반응 챔버에 의하여 형성될 수 있다. 이 때, 상기 금속 박막(42)을 형성하기 위한 반응 챔버와 상기 밀폐 공간을 제공하는 반응 챔버가 하나의 설비 내에 포함된 클러스터 툴 타입(cluster tool type)의 반도체 제조 장치를 이용할 수 있다. 또한, 상기 클러스터 툴 타입의 반도체 제조 장치를 사용하는 경우, 상기 밀폐 공간은 상기 반도체 제조 장치 내에서 웨이퍼의 이동을 위하여 사용되는 진공 배기 가능한 로드락 챔버(load lock chamber)에 의하여 구성될 수 있다.
도 4는 상기 밀폐 공간 내에서 상기 금속 박막(42)을 산화시키는 단계를 설명하기 위한 도면이다. 보다 구체적으로 설명하면, 대기압보다 낮은 압력으로 유지되는 상기 밀폐 공간 내에서 상기 금속 박막(42)을 산소 분위기로 산화시켜서 금속 증착 방지막(44)을 형성한다. 상기 금속 증착 방지막(44)은 상기 금속 박막(42)을 구성하는 물질의 종류에 따라 예를 들면 Al2O3, TiO2또는 Ta2O5로 이루어질 수 있다. 상기 산소 분위기는 O2가스 분위기로 이루어지거나, 또는 O2, O3또는 N2O와 같은 산소 함유 가스 및 불활성 가스와의 혼합 가스 분위기로 이루어질 수 있다. 상기 산소 분위기의 열처리를 위하여 상기 밀폐 공간 내부 온도를 상온 ∼ 200℃의 온도로 유지하고, 상기 밀폐 공간 내에서 O2가스의 분압이 1 Torr 이하로 되도록 하는 것이 바람직하다.
상기 금속 박막(42)의 산화시, 상기 금속 박막(42)의 전체가 산화되지 않고 상기 금속 박막(42)의 일부만 산화되어 상기 금속 증착 방지막(44)을 형성할 수 있다. 이 때, 상기 금속 박막(42)의 산화 정도를 원하는 대로 조절하기 위하여 상기 밀폐 공간 내에서의 산소의 함량, 압력, 온도 및 산화 시간을 제어할 수 있다. 이와 같이, 상기 밀폐 공간 내에서의 산화 조건을 원하는 대로 제어하는 것이 가능하므로, 상기 금속 박막(42)의 산화 공정을 재현성있게 행할 수 있다. 또한, 상기 밀폐 공간 내에서의 산화 공정을 대기압 이하의 비교적 저압에서 행하므로, 공정 시간이 단축되며, 웨이퍼를 대기중에 노출시킬 필요가 없으므로 대기중의 파티클에 의한 오염 및 결함 발생 가능성을 최소화할 수 있다.
도 5를 참조하면, 상기 금속 증착 방지막(44)을 통하여 노출되는 상기 홀 영역(20) 내측의 장벽 금속막(34) 위에만 금속 라이너(52)를 약 10 ∼ 200Å의 두께로 형성한다. 상기 금속 라이너(52)는 CVD 방법으로 형성될 수 있다.
상기 금속 라이너(52)는 1개의 금속층, 예를 들면 Al층으로 구성되는 단일층으로 이루어질 수 있다. 단일의 Al층으로 이루어지는 상기 금속 라이너(52)를 형성하기 위하여, 선택적 MOCVD 방법을 이용할 수 있다. Al층으로 이루어지는 상기 금속 라이너(52) 형성을 위한 선택적 MOCVD 공정은 DMAH(dimethylaluminum hydride), TMAA(trimethylamine alane), DMEAA(dimethylethylamine alane) 또는 MPA(methylpyrrolidine alane)과 같은 유기금속 화합물(organometallic compound)로 이루어지는 전구체를 알루미늄 소스로 사용하여 100 ∼ 300℃, 바람직하게는 120℃의 증착 온도, 0.5 ∼ 5torr, 바람직하게는 1 torr의 압력하에서 행해진다. 이 때, 상기 전구체를 CVD 챔버로 공급하기 위하여, 버블러(bubbler) 타입, 기상 유량 콘트롤러(vapor flow controller) 타입, 또는 액상 운송 시스템(liquid delivery system) 타입과 같은 원료 전달 장치를 사용할 수 있다. 희석용 가스로서 아르곤(Ar)과 같은 비휘발성 가스를 사용한다. 또한, 상기 전구체의 분해를 촉진하기 위하여 수소(H2) 가스와 같은 반응성 가스를 첨가할 수도 있다.
또는, 상기 금속 라이너(52)는 2개의 금속층으로 구성되는 2중층으로 이루어질 수 있다. 예를 들면, 상기 금속 라이너(52)는 Cu층 및 Al층으로 구성되는 2중층으로 이루어질 수 있다. 상기 Cu층은 Cu+1(hfac)TMVS를 금속 소스로 사용하는 선택적 MOCVD 방법에 의하여 형성된다. 상기 Cu층을 형성하기 위한 선택적 MOCVD 공정에 적용되는 공정 조건은 상기 Cu층이 형성될 하지막의 종류에 따라 결정한다. 예를 들면, TiN으로 이루어지는 상기 장벽 금속막(34) 위에 상기 Cu층을 형성하는 경우에는, 100mTorr ∼ 10Torr, 바람직하게는 10Torr의 압력, 150 ∼ 350℃의 온도 조건 하에서 행하는 것이 바람직하다. 상기 금속 라이너(52)를 Cu층을 포함하도록 형성하면, 금속 배선의 전자 천이(electromigration) 특성이 개선되어 금속 배선의 신뢰성을 더욱 향상시킬 수 있다.
도 6을 참조하면, 상기 금속 라이너(52)가 형성된 결과물상에, 상기 금속 라이너(52)에 의하여 한정되는 상기 홀 영역(20) 내부를 완전히 채우도록 금속막(54)을 형성한다. 상기 금속막(54)은 PVD(physical vapor deposition) 방법을 이용하여 형성된다. 상기 금속막(54)은 알루미늄 또는 알루미늄 합금으로 이루어지는 것이 바람직하다.
상기 금속막(54)을 PVD 방법으로 형성하기 위하여, 예를 들면 직류 스퍼터링(DC sputtering), 직류 마그네트론 스퍼터링(DC magnetron sputtering), 교류 스퍼터링(AC sputtering) 또는 교류 마그네트론 스퍼터링(AC magnetron sputtering) 방법을 이용할 수 있다. 바람직하게는, 상기 금속막(54)은 직류 마그네트론 스퍼터링 방법으로 형성된다. 상기 금속막(54) 형성 단계는 일체형 클러스터 툴 타입의 장비를 이용하여 상기 금속 라이너(52) 형성 단계 후 연속적으로 진공 분위기를 유지하는 상태에서 행해질 수 있다.
도 7을 참조하면, 상기 금속막(54)이 형성된 결과물을 진공 분위기 하에서 열처리하여 리플로우(reflow)시킨다. 이를 위하여, 상기 금속막(54)이 형성된 결과물을 진공 분위기하에서, 아르곤과 같은 불활성 가스 분위기로 수 초 ∼ 수 분, 바람직하게는 30 ∼ 180초 동안 350 ∼ 500℃로 열처리한다. 상기 리플로우를 위한 열처리 공정은 상기 금속막(54)의 표면 산화를 최대한 억제시킨 상태에서 진행되어야 한다. 따라서, 상기 열처리시에는 1torr 이하의 압력, 바람직하게는 10-6torr 이하의 고진공 상태에서 행하는 것이 바람직하다.
상기와 같은 조건하에서 상기 금속막(54)이 형성된 결과물을 열처리한 결과, 상기 금속 라이너(52)를 통하여 상기 금속막(54)이 이동하여 상기 금속 라이너(52) 및 상기 금속막(54)이 서로 혼합되고, 상기 홀 영역(20)의 완전한 매립이 이루어지면서, 평탄화된 상면을 가지는 평탄화된 금속막(54a)이 형성된다.
본 발명에서는 PMD 공정에 의하여 콘택홀을 매립하는 금속 배선 형성 방법에 있어서, 금속 증착 방지막을 형성하기 위하여 대기압 이하로 유지되는 밀폐 공간 내에서 금속 박막을 산소 분위기로 산화시킨다. 이 때, 상기 금속 박막의 산화 정도를 조절하기 위하여 상기 밀폐 공간 내에서의 산소의 함량, 압력, 온도 및 산화 시간을 원하는 대로 제어할 수 있다. 따라서, 상기 금속 박막의 산화 공정을 재현성있게 행할 수 있다. 또한, 상기 밀폐 공간 내에서의 산화 공정을 대기압 이하의 비교적 저압에서 행하므로, 공정 시간이 단축되어 쓰루풋을 향상시킬 수 있으며, 웨이퍼를 대기중에 노출시킬 필요가 없으므로 대기중의 파티클에 의한 오염 및 결함 발생 가능성을 최소화할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (50)

  1. 반도체 기판상에 홀 영역을 한정하는 층간절연막 패턴을 형성하는 단계와,
    상기 홀 영역의 내측벽이 노출되도록 상기 층간절연막 패턴의 상부에만 금속 박막을 진공 분위기 하에서 형성하는 단계와,
    대기압보다 낮은 압력으로 유지되는 밀폐 공간 내에서 상기 금속 박막을 산소 분위기로 산화시켜서 금속 증착 방지막을 형성하는 단계와,
    상기 노출된 홀 영역의 내측벽에 금속 라이너를 선택적으로 형성하는 단계와,
    상기 금속 라이너에 의하여 한정되는 상기 홀 영역 내부 및 상기 금속 증착 방지막 위에 금속막을 형성하는 단계와,
    상기 금속막이 형성된 결과물을 열처리하여 리플로우(reflow)시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 홀 영역은 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀(contact hole), 비아홀(via hole), 또는 상기 층간절연막 패턴의 두께보다 작은 깊이를 가지는 그루브(groove)인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  3. 제2항에 있어서, 상기 홀 영역은 반도체 기판상의 소스/드레인 영역 또는 도전층을 노출시키는 콘택홀인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제2항에 있어서, 상기 홀 영역은 상기 반도체 기판상의 금속 배선을 노출시키는 비아홀인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에 있어서, 상기 금속 박막을 형성하는 단계 전에,
    상기 층간절연막 패턴이 형성된 결과물 전면에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에 있어서, 상기 금속 박막을 형성하는 단계 전에,
    상기 층간절연막 패턴이 형성된 결과물 전면에 저항성 금속막을 형성하는 단계와,
    상기 저항성 금속막 위에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제6항에 있어서, 상기 저항성 금속막은 Ti 또는 Ta로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제5항 또는 제6항에 있어서, 상기 장벽 금속막은 TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN 또는 WN으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제5항 또는 제6항에 있어서, 상기 장벽 금속막을 형성하는 단계 후에,
    상기 장벽 금속막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제9항에 있어서, 상기 장벽 금속막을 열처리하는 단계는 질소 분위기하에서 400℃ ∼ 550℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제9항에 있어서, 상기 장벽 금속막의 열처리는 급속 열처리(rapid thermal anneal) 공정으로 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  12. 제11항에 있어서, 상기 급속 열처리 공정은 암모니아(NH3) 가스 분위기하에서 650℃ ∼ 850℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  13. 제1항에 있어서, 상기 금속 박막은 Al, Ti 또는 Ta로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  14. 제1항에 있어서, 상기 금속 박막은 직류 마그네트론 스퍼터링(DC magnetron sputtering) 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  15. 제1항에 있어서, 상기 금속 박막을 산화시키는 단계는 O2가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  16. 제15항에 있어서, 상기 금속 박막을 산화시키는 단계는 O2가스의 분압이 1 Torr 이하인 조건 하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  17. 제1항에 있어서, 상기 금속 박막을 산화시키는 단계는 상온 ∼ 200℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  18. 제1항에 있어서, 상기 금속 박막을 산화시키는 단계는 산소 함유 가스 및 불활성 가스의 혼합 가스 분위기하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  19. 제18항에 있어서, 상기 산소 함유 가스는 O2, O3또는 N2O인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  20. 제1항에 있어서, 상기 금속 박막을 형성한 후, 상기 금속 증착 방지막을 형성하기 전에,
    상기 금속 박막이 형성된 결과물을 상기 진공 분위기의 파괴없이 상기 밀폐 공간 내로 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  21. 제20항에 있어서, 상기 밀페 공간은 진공 배기 가능한 반응 챔버 내에 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  22. 제20항에 있어서, 상기 밀폐 공간은 클러스터 툴 타입(cluster tool type)의 반도체 제조 장치에 포함된 진공 배기 가능한 로드락 챔버 내에 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  23. 제1항에 있어서, 상기 금속 라이너는 CVD(chemical vapor deposition) 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  24. 제1항에 있어서, 상기 금속 라이너는 1개의 금속층으로 구성되는 단일층, 또는 2개의 금속층으로 구성되는 2중층으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  25. 제24항에 있어서, 상기 금속 라이너는 Cu층 또는 Al층을 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  26. 제24항에 있어서, 상기 금속 라이너는 Al층으로 구성되는 단일층으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  27. 제26항에 있어서, 상기 금속 라이너는 DMAH(dimethylaluminum hydride), TMAA(trimethylamine alane), DMEAA(dimethylethylamine alane) 또는 MPA(methylpyrrolidine alane) 전구체를 사용하는 선택적 MOCVD (selective metal organic CVD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  28. 제1항에 있어서, 상기 금속 라이너는 10 ∼ 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  29. 제1항에 있어서, 상기 금속막은 Al 또는 Al 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  30. 제1항에 있어서, 상기 금속막은 직류 마그네트론 스퍼터링 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  31. 제1항에 있어서, 상기 금속막이 형성된 결과물을 열처리하는 단계는 350 ∼ 500℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  32. 반도체 기판상의 노출 표면중 일부 표면만을 덮는 제1 금속막을 형성하는 단계와,
    대기압보다 낮은 압력으로 유지되는 밀폐 공간 내에서 상기 제1 금속막을 산소 분위기로 산화시켜서 금속 증착 방지막을 형성하는 단계와,
    상기 노출 표면중 상기 일부 표면을 제외한 나머지 표면 위에 제2 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  33. 제32항에 있어서, 상기 제1 금속막은 Al, Ti 또는 Ta로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  34. 제32항에 있어서, 상기 제1 금속막은 직류 마그네트론 스퍼터링(DC magnetron sputtering) 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  35. 제32항에 있어서, 상기 제1 금속막을 산화시키는 단계는 O2가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  36. 제35항에 있어서, 상기 제1 금속막을 산화시키는 단계는 O2가스의 분압이 1 Torr 이하인 조건 하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  37. 제32항에 있어서, 상기 제1 금속막을 산화시키는 단계는 상온 ∼ 200℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  38. 제32항에 있어서, 상기 제1 금속막을 산화시키는 단계는 산소 함유 가스 및 불활성 가스의 혼합 가스 분위기하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  39. 제38항에 있어서, 상기 산소 함유 가스는 O2, O3또는 N2O인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  40. 제32항에 있어서, 상기 제1 금속막을 형성한 후, 상기 금속 증착 방지막을 형성하기 전에,
    상기 제1 금속막이 형성된 결과물을 상기 진공 분위기의 파괴없이 상기 밀폐 공간 내로 이동시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  41. 제40항에 있어서, 상기 밀폐 공간은 진공 배기 가능한 반응 챔버 내에 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  42. 제40항에 있어서, 상기 밀폐 공간은 클러스터 툴 타입(cluster tool type)의 반도체 제조 장치에 포함된 진공 배기 가능한 로드락 챔버 내에 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  43. 제32항에 있어서, 상기 제2 금속막을 형성하는 단계는
    상기 나머지 표면 위에 금속 라이너를 형성하는 단계와,
    상기 금속 라이너 위에 평탄화된 제3 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  44. 제43항에 있어서, 상기 금속 라이너는 CVD 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  45. 제43항에 있어서, 상기 금속 라이너는 1개의 금속층으로 구성되는 단일층, 또는 2개의 금속층으로 구성되는 2중층으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  46. 제45항에 있어서, 상기 금속 라이너는 Cu층 또는 Al층을 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  47. 제45항에 있어서, 상기 금속 라이너는 Al층으로 구성되는 단일층으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  48. 제47항에 있어서, 상기 금속 라이너는 DMAH(dimethylaluminum hydride),TMAA(trimethylamine alane), DMEAA(dimethylethylamine alane) 또는 MPA(methylpyrrolidine alane) 전구체를 사용하는 선택적 MOCVD (selective metal organic CVD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  49. 제43항에 있어서, 상기 금속 라이너는 10 ∼ 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  50. 제43항에 있어서, 상기 제3 금속막은 Al 또는 Al 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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