KR100363086B1 - 반도체소자의 금속배선 형성방법 및 그에 의해 제조된콘택 구조체 - Google Patents

반도체소자의 금속배선 형성방법 및 그에 의해 제조된콘택 구조체 Download PDF

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Abstract

본 발명은 어스펙트 비율이 높은 콘택홀 또는 그루브에 금속배선을 형성하는 방법 및 그에 의해 제조된 콘택 구조체에 관한 것으로서, 반도체기판 상에 콘택홀, 비아홀 또는 그루브에 해당하는 리세스 영역을 구비하는 층간절연막 패턴을 형성하고, 층간절연막 패턴이 형성된 결과물 전면에 장벽금속막을 형성한다. 리세스되지 않은 영역 상에 형성된 장벽금속막 상에만 선택적으로 금속증착 방지막을 형성함으로써, 리세스 영역의 측벽 및 바닥에 형성된 장벽금속막을 노출시킨다. 금속증착 방지막은 장벽금속막이 형성된 결과물 상에 리세스 영역 내의 장벽금속막을 노출시키는 금속막을 형성한 후에, 금속막을 진공중에서 자연산화시켜 형성한다. 또한, 금속증착 방지막은 장벽금속막 및 금속막을 인시투 방식으로 형성한 후에, 금속막을 열처리 공정으로 산화시킴으로써 형성할 수도 있다. 이어서, 리세스 영역 내의 장벽금속막에 의하여 둘러싸여진 영역을 채우는 금속 플러그를 선택적으로 형성함으로써, 어스펙트 비율이 높은 콘택홀 또는 그루브를 완전히 채우는 금속배선을 형성한다. 금속 플러그를 형성하는 대신에 금속 라이너를 형성하고 금속 라이너에 의해 둘러싸여진 영역을 채우는 금속막을 형성할 수도 있다.

Description

반도체소자의 금속배선 형성방법 및 그에 의해 제조된 콘택 구조체{Method for forming metal interconnection in semiconductor device and contact structure fabricated thereby}
본 발명은 반도체 집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로에 관한 것으로, 특히 금속배선을 형성하는 방법 및 그에 의해 제조된 콘택 구조체에 관한 것이다.
반도체소자는 트랜지스터, 저항 및 커패시터 등으로 구성되며, 이러한 반도체소자를 반도체기판 상에 구현하는 데 있어서 금속배선은 필수적으로 요구된다. 금속배선은 전기적인 신호를 전송시키는 역할을 하므로, 전기적인 저항이 낮아야 함은 물론, 경제적이고 신뢰성이 높아야 한다. 이러한 금속배선에 적합한 물질로서 알루미늄막을 들 수 있다. 이에 따라, 지금까지 금속배선으로 알루미늄막이 널리 사용되고 있다.
한편, 반도체소자의 집적도가 증가함에 따라 금속배선의 폭 및 두께는 점점 감소하고, 콘택홀의 크기 또한 점점 감소하고 있다. 따라서, 콘택홀의 어스펙트 비율이 증가하여 콘택홀 내에 금속배선을 완전히 채우는 기술이 매우 중요해지고 있다. 큰 어스펙트 비율을 갖는 콘택홀 내에 금속배선을 완전히 채우기 위한 기술로서 선택적 CVD 공정이 제안된 바 있다. 선택적 CVD 공정은 금속막이 절연막 및 도전막 상에 성장되는 속도가 서로 다른 특성을 이용한 것이다. 예를 들면, 반도체기판 상에 형성된 층간절연막을 패터닝하여 상기 층간절연막 및 반도체기판 사이에 개재된 하부배선의 소정영역을 노출시키는 복수개의 콘택홀들을 형성한 다음, 상기 콘택홀 내부에 선택적 CVD 공정을 사용하여 금속 플러그를 형성할 수 있다. 이때, 상기 복수개의 콘택홀들중 적어도 하나의 콘택홀이 다른 콘택홀과 서로 다른 깊이를 갖는 경우에, 콘택홀들의 직경들이 동일할지라도 모든 콘택홀들 내에 상기 층간절연막의 표면과 동일한 높이를 갖는 금속 플러그들을 형성하기가 어렵다. 다시 말해서, 가장 깊은 콘택홀을 완전히 채우는 금속 플러그를 형성하면, 얕은 콘택홀 내에는 층간절연막의 표면보다 높은 돌출부를 갖는 금속 플러그가 형성된다. 따라서, 종래의 선택적 CVD 공정을 사용하여 서로 다른 깊이를 갖는 복수개의 콘택홀들 내에 상부면의 높이가 동일한 금속 플러그를 형성하기가 어렵다.
또한, 반도체소자의 집적도가 증가함에따라 트랜지스터의 소오스/드레인 영역의 접합깊이가 점점 감소하고 있다. 따라서, 금속배선으로 사용되는 알루미늄막이 소오스/드레인 영역을 침투하여(penetrating) 반도체기판까지 확산하는 접합 스파이킹(junction spiking) 현상이 발생한다. 이에 따라, 최근에 알루미늄막과 소오스/드레인 영역 사이에 장벽금속막(barrier metal layer)을 개재시키어 알루미늄막 내의 알루미늄 원자들과 소오스/드레인 영역 내의 실리콘 원자들이 상호 반응하는 현상을 억제시키는 방법이 널리 사용되고 있다. 이때, 장벽금속막은 콘택홀이 형성된 결과물 전면에 형성된다. 따라서, 반도체기판 전면에 장벽금속막이 존재하기 때문에 콘택홀 내부에만 선택적으로 금속배선을 형성하는 것이 불가능하다.
본 발명의 목적은 콘택홀 또는 그루브(groove) 내부에 배선용 금속막을 선택적으로 균일하게 형성시킬 수 있는 금속배선 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 금속배선 형성방법에 의해 제조된 콘택 구조체를 제공하는 데 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 10은 본 발명에 사용되는 물리적증착장비 또는 화학기상증착 장비의 개략도이다.
도 11, 도 12a, 도 12b 및 도 13은 본 발명의 또 다른 실시예에 따른 금속배선 형성방법 및 본 발명에 따른 콘택 구조체를 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 본 발명은 먼저 반도체기판 상에 층간절연막을 형성한다. 다음에, 상기 층간절연막의 소정영역을 식각함으로써 리세스 영역(recess region)을 갖는 층간절연막 패턴을 형성한다.
여기서, 상기 리세스 영역은 상기 반도체기판의 소정영역을 노출시키는 콘택홀(contact hole)이거나 상기 층간절연막의 두께보다 얕게 형성된 그루브(groove)일 수도 있다. 상기 콘택홀은 금속 콘택홀이거나 다층 금속배선 기술(multi-layered metal interconnection technology)에 사용되는 비아홀일 수도 있다. 상기 리세스 영역이 그루브인 경우에는 다마신(damascene)공정에 해당한다.
이어서, 상기 층간절연막 패턴이 형성된 결과물 전면에 장벽금속막, 예컨대 타이타늄 질화막(TiN)을 형성한다. 여기서, 상기 리세스 영역이 반도체기판의 소정영역, 예컨대 트랜지스터의 소오스/드레인 영역을 노출시키는 금속 콘택홀일 경우에는 장벽금속막을 형성하기 전에 층간절연막 패턴이 형성된 결과물 전면에 저항성 금속막(ohmic metal layer)을 형성하여야 한다.
다음에, 상기 장벽금속막을 필요에 따라 소정의 온도에서 열처리하여 장벽금속막의 그레인 경계부분(grain boundary region)을 산소원자로 채운다. 여기서, 상기 장벽금속막을 열처리하는 이유는 반도체기판의 실리콘원자들이 상기 장벽금속막을 통하여 확산되는 것을 방지하기 위함이다.
이어서, 리세스되지 않은 영역(non-recessed region) 상에 형성된 장벽금속막 상에만 금속증착 방지막(anti-nucleation layer), 예컨대 절연체막을 선택적으로 형성함으로써, 상기 리세스 영역의 측벽 및 바닥에 형성된 장벽금속막을 노출시킨다. 절연체막을 형성하는 이유는 후속공정에서 형성되는 금속배선을 리세스 영역 내부에만 선택적으로 형성하기 위함이다. 즉, 금속배선에 사용되는 금속막을 화학기상증착(CVD) 공정으로 형성할 경우에 금속막이 절연체막 상에 증착되지 않는 성질을 이용하기 위함이다. 상기 절연체막은 금속산화막, 금속질화막, 실리콘탄화막(SiC), 붕소질화막(BN), 실리콘질화막(SiN), TaSiO막 및 TiSiO막으로 이루어진 일 군중 선택된 어느 하나인 것이 바람직하다.
상기 금속산화막은 산화성이 우수한 물질막, 즉 금속막을 상기 리세스되지 않은 영역 상에 형성된 장벽금속막 상에만 선택적으로 형성한 후, 상기 금속막을 대기중에 노출시키거나 산소 플라즈마에 노출시키어 형성할 수 있다. 또한, 상기 금속산화막은 산화성이 우수한 금속막이 형성된 결과물을 로(furnace) 내에 로딩시키어 산화시키는 방법, 즉 로 열처리 공정(furnace annealing process)으로 형성할 수도 있다. 이에 더하여, 상기 금속산화막은 산화성이 우수한 금속막이 형성된 결과물을 소정의 진공도를 갖는 공간 내에서 자연적으로 산화시키어 형성할 수도 있다.
금속질화막, 예컨대 알루미늄 질화막은 알루미늄막을 상기 리세스되지 않은 영역 상에 형성된 장벽금속막 상에만 선택적으로 형성한 후, 상기 알루미늄막을 질소 또는 암모니아 플라즈마에 노출시키거나 암모니아 및/또는 질소 분위기에서 급속열처리하여 형성할 수 있다.
또 다른 방법으로, 상기 금속증착 방지막, 즉 금속산화막은 장벽금속막이 형성된 결과물 상에 금속 콘택홀 내부의 장벽금속막을 노출시키는 금속막을 형성한 다음, 상기 금속막이 형성된 결과물을 열처리하여 형성할 수 있다. 이때, 상기 열처리 공정은 장벽금속막을 형성한 직후에 실시하는 열처리 공정과 동일하다. 따라서, 장벽금속막을 형성한 직후에 실시하는 산소 스터핑 공정을 생략할 수 있다. 여기서, 상기 장벽금속막 및 콘택홀 내의 장벽금속막을 노출시키는 금속막은 인시투 공정으로 형성하는 것이 바람직하다.
상기 금속산화막을 형성하기 위한 금속막은 알루미늄막, 구리막, 은막, 금막, 텅스텐막, 몰리브데늄막, 탄탈륨막, 지르코늄막(Zr), 스트론티움막(Sr), 마스네슘막(Mg), 바리움막(Ba), 칼슘막(Ca), 세리움막(Ce), 이트리움막(Y), 크롬막(Cr), 코발트막(Co), 니켈막(Ni) 또는 타이타늄막으로 형성하는 것이 바람직하다. 또한, 상기 금속막은 알루미늄, 은, 금, 텅스텐, 몰리브데늄, 및 탄탈륨으로 이루어진 일 군중 선택된 어느 하나의 원소와, 구리, 실리콘, 게르마늄, 타이타늄, 및 마그네슘으로 이루어진 일 군중 적어도 하나 이상의 원소를 함유하는 금속 합금막(metal alloy film)인 것이 바람직하다.
상기 금속막은 스퍼터링 공정, 화학기상증착 공정, 또는 도금 공정(plating process)으로 형성할 수 있다. 상기 화학기상증착 공정은 상기 금속막이 리세스 영역 내의 장벽금속막 상에 형성되는 것을 방지하기 위하여 표면반응 제한영역 (surface reaction limited region)이 아닌 대량이동 영역(mass transported region)에 해당하는 온도 범위 및 5 Torr 이상의 고압에서 실시하는 것이 바람직하다. 그리고, 운송가스(carrier gas) 및 환원가스로는 각각 아르곤 가스 및 수소 가스를 사용하는 것이 바람직하다. 상기 수소가스는 또한 운송가스로도 사용될 수 있다.
또한, 상기 금속막을 형성하기 위한 스퍼터링 공정은 리세스 영역 내에 금속증착 방지막이 형성되는 것을 방지하기 위하여 타게트(target)로부터 스퍼터된 (sputtered) 원자들이 직진성을 잃도록 실시하는 것이 바람직하다. 즉, 상기 금속증착 방지막을 형성하기 위한 스퍼터링 공정은 빈약한 단차도포성(poor step coverage)을 얻기 위하여 콜리메이터(collimator)가 장착되지 않은 직류 마그네트론 스퍼터(sputter)를 사용하여 수 mTorr의 높은 압력에서 실시하는 것이 바람직하다.
한편, 상기 금속증착 방지막은 반응성 스퍼터링 공정으로 직접 형성할 수도 있다. 이때, 금속산화막은 산소 반응성 스퍼터링 공정(O2reactive sputtering process)으로 형성하고, 금속질화막, 즉 알루미늄 질화막은 질소 반응성 스퍼터링 공정으로 형성한다.
상술한 바와 같이 리세스 영역 내에 형성된 장벽금속막을 노출시키는 금속증착 방지막은 절연체막 특성을 가지므로 리세스 영역 내에 금속막, 예컨대 알루미늄막 또는 구리막 등을 선택적으로 형성할 수 있다. 이는, 절연체막인 금속증착 방지막 상에 금속 핵이 형성되는 데 걸리는 시간이 금속막인 장벽금속막 상에 금속 핵이 형성되는 데 걸리는 시간에 비하여 수 십배 또는 수 백배 이상 길기 때문이다.
계속해서, 상기 노출된 장벽금속막에 의하여 둘러싸여진 영역을 채우는 금속 플러그, 예컨대 알루미늄 플러그를 선택적 MOCVD(selective metal organic CVD) 공정으로 형성한다. 상기 금속 플러그는 알루미늄 이외에 구리 또는 텅스텐으로 형성할 수도 있다. 상기 알루미늄 플러그는 알루미늄을 함유하는 전구체(precursor)를 사용하는 선택적 MOCVD 공정으로 형성하는 것이 바람직하다. 상기 알루미늄 플러그를 형성하기 위한 선택적 MOCVD 공정은 알루미늄의 표면반응 제한 영역(surfacereaction limited region)에 해당하는 온도 범위, 예컨대 300℃ 이하에서 실시되는 것이 바람직하다.
상기 알루미늄을 함유하는 전구체로는 트리메틸 알루미늄(Tri Methyl Aluminum; (CH3)3Al), 트리에틸 알루미늄(Tri Ethyl Aluminum; (C2H5)3Al), 트리이소 부틸 알루미늄(Tri Iso Butyl Aluminum; ((CH3)2CHCH2)3Al), 다이메틸 알루미늄 하이드라이드(Di Methyl Aluminum Hydride; (CH3)2AlH), 다이메틸 에틸 아민 알란(Di Methyl Ethyl Amine Alane; (CH3)2C2H5N:AlH3), 알킬 피로리딘 알란(Alkyl Pyrroridine Alane; R(C4H8)N:AlH3), 및 트리터셔리 부틸 알루미늄(Tri Tertiary Butyl Aluminum; ((CH3)3C)3Al)으로 이루어진 일 군중 선택된 어느 하나를 사용하는 것이 바람직하다. 여기서, 상기 알킬 피로리딘 알란(R(C4H8)N:AlH3)의 R은 수소 또는 CnH2n+1의 알킬기(alkyl)를 나타낸다. 특히, 상기 R이 메틸(CH3)인 경우에 상기 알킬 피로리딘 알란은 메틸 피로리딘 알란(Methyl Pyrroridine Alane; MPA)에 해당한다. 상기 알킬 피로리딘 알란(Alkyl Pyrroridine Alane)은 다이메틸 에틸 아민 알란(DMEAA)에 비하여 매우 안정적인 전구체이다.
좀 더 구체적으로, 상기 알킬 피로리딘 알란의 알루미늄 원자와 질소 원자 사이의 결합력은 상기 다이메틸 에틸 아민 알란(DMEAA)의 알루미늄 원자와 질소 원자 사이의 결합력보다 강하다. 따라서, 상기 알킬 피로리딘 알란은 상기 다이메틸 에틸 아민 알란(DMEAA)에 비하여 상온에서 보관하기가 용이하므로, 우수한 공정의재현성을 얻을 수 있다. 상기 알루미늄 플러그를 형성하기 위한 선택적 MOCVD 공정은 아르곤 가스 및 수소 가스를 각각 운송가스 및 환원가스로 사용하는 것이 바람직하다.
상기 금속 플러그를 형성하기 전에 상기 노출된 장벽금속막 표면에 선택적으로 금속 라이너(liner)를 형성할 수도 있다. 상기 금속 라이너는 알루미늄, 구리, 은, 금, 텅스텐, 몰리브데늄, 및 탄탈륨으로 이루어진 일 군중 선택된 어느 하나로 이루어진 금속막으로 형성하는 것이 바람직하다. 또한, 상기 금속 라이너는 알루미늄, 은, 금, 텅스텐, 몰리브데늄, 및 탄탈륨으로 이루어진 일 군중 선택된 어느 하나의 원소와, 구리, 실리콘, 게르마늄, 타이타늄, 및 마그네슘으로 이루어진 일 군중 적어도 하나 이상의 원소를 함유하는 금속 합금막(metal alloy film)으로 형성할 수도 있다.
상기 금속 라이너, 예컨대 구리 라이너는 선택적 CVD 공정, 예컨대 선택적 MOCVD 공정으로 형성하는 것이 바람직하다. 상기 구리 라이너를 형성하기 위한 선택적 MOCVD 공정은 구리 원자를 함유하는 금속 소오스, 예컨대 Cu+1(hfac)TMVS를 사용하여 실시하는 것이 바람직하다. 상기 구리 라이너를 형성하면, 후속 열처리 공정을 실시할 때 금속 플러그와 구리 라이너가 혼합되어 구리가 첨가된 금속배선을 형성할 수 있다. 따라서, 금속배선의 신뢰성, 예컨대 전자천이(electromigration) 특성을 향상시킨다.
한편, 상기 금속 플러그, 즉 알루미늄 플러그가 과다하게 성장된 경우 금속 플러그의 표면에 뾰족한 돌출부가 형성될 수 있다. 이는, 알루미늄막이 FCC(facecentered cubic) 구조를 갖기 때문이다. 따라서, 상기 금속 플러그가 과다하게 성장된 경우에 스퍼터 식각공정 또는 화학기계적 연마(CMP) 공정으로 금속 플러그를 평탄화시키는 것이 바람직하다. 지금까지 소개된 공정은 다마신 배선을 형성하는 공정에 관한 것이다. 필요에 따라 상기 평탄화된 금속 플러그를 덮는 금속막, 예컨대 알루미늄막, 텅스텐막, 구리막 또는 알루미늄 합금막을 추가로 형성하여 금속배선을 형성할 수도 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 본 발명은 상기한 본 발명의 일 실시예와 동일한 방법으로 리세스 영역을 구비하는 층간절연막 패턴, 장벽금속막 패턴, 및 금속증착 방지막을 형성함으로써, 리세스 영역의 측벽 및 바닥에 형성된 장벽금속막을 노출시킨다. 또한, 본 발명의 일 실시예와 마찬가지로 상기 장벽금속막을 형성하기 전에 층간절연막 패턴이 형성된 결과물 전면에 저항성 금속막을 형성할 수도 있으며, 상기 장벽금속막을 형성한 후에 장벽금속막을 열처리할 수도 있다.
다음에, 상기 노출된 장벽금속막 표면에 금속 라이너(metal liner)를 선택적으로 형성한다. 여기서, 상기 금속 라이너는 단일 금속 라이너(single metal liner)이거나 제1 및 제2 금속 라이너가 순차적으로 형성된 2중 금속 라이너(double metal liner)일 수도 있다.
상기 단일 금속 라이너는 구리, 알루미늄, 은, 금, 텅스텐, 몰리브데늄, 및 탄탈륨으로 이루어진 일 군중 선택된 어느 하나로 이루어진 금속막으로 형성하는 것이 바람직하다. 또한, 상기 단일 금속 라이너는 알루미늄, 은, 금, 텅스텐, 몰리브데늄, 및 탄탈륨으로 이루어진 일 군중 선택된 어느 하나의 원소와, 구리, 실리콘, 게르마늄, 타이타늄, 및 마그네슘으로 이루어진 일 군중 적어도 하나 이상의 원소를 함유하는 금속 합금막으로 형성할 수도 있다.
상기 2중 금속 라이너를 구성하는 제1 및 제2 금속 라이너는 각각 구리 라이너 및 알루미늄 라이너인 것이 바람직하다. 상기 구리 라이너는 구리를 함유하는 전구체, 예컨대 Cu+1(hfac)TMVS를 금속 소오스로 사용하는 선택적 MOCVD 공정으로 형성하고, 상기 알루미늄 라이너는 알루미늄을 함유하는 전구체를 금속 소오스로 사용하는 선택적 MOCVD 공정으로 형성한다. 여기서, 상기 구리 라이너 및 상기 알루미늄 라이너는 각각 구리의 표면반응 제한 영역에 해당하는 온도범위 및 알루미늄의 표면반응 제한 영역에 해당하는 온도범위에서 형성하는 것이 바람직하다.
상기 알루미늄을 함유하는 전구체로는 트리메틸 알루미늄(Tri Methyl Aluminum; (CH3)3Al), 트리에틸 알루미늄(Tri Ethyl Aluminum; (C2H5)3Al), 트리이소 부틸 알루미늄(Tri Iso Butyl Aluminum; ((CH3)2CHCH2)3Al), 다이메틸 알루미늄 하이드라이드(Di Methyl Aluminum Hydride; (CH3)2AlH), 다이메틸 에틸 아민 알란(Di Methyl Ethyl Amine Alane; (CH3)2C2H5N:AlH3), 알킬 피로리딘 알란(Alkyl Pyrroridine Alane; R(C4H8)N:AlH3), 및 트리터셔리 부틸 알루미늄(Tri Tertiary Butyl Aluminum; ((CH3)3C)3Al)으로 이루어진 일 군중 선택된 어느 하나를 사용하는 것이 바람직하다.
이어서, 상기 금속 라이너가 형성된 결과물 상에 금속막, 예컨대 알루미늄막, 텅스텐막, 구리막, 또는 알루미늄 합금막을 화학기상증착 공정 및 스퍼터링 공정의 조합을 통하여 형성한다. 다음에, 상기 금속막을 350℃ 내지 500℃의 온도에서 리플로우시키어 상기 금속 라이너에 의하여 둘러싸여진 영역을 완전히 채우는 평탄화된 금속막을 형성한다. 이때, 상기 평탄화된 금속막은 리플로우 공정시 상기 금속 라이너, 예컨대 구리 라이너와 상기 금속막이 서로 혼합된 금속 합금막으로 변한다. 따라서, 금속 배선의 신뢰성, 즉 전자천이(electromigration) 특성을 개선시킬 수 있다.
한편, 상술한 본 발명의 일 실시예 또는 다른 실시예에 있어서, 상기 콘택홀이 하부 금속배선을 노출시키는 비아홀인 경우에는 상기 비아홀이 형성된 반도체기판 전면에 웨팅막 및 장벽금속막중 적어도 하나를 형성한다.
이어서, 상기 웨팅막 및 장벽금속막중 적어도 하나가 형성된 반도체기판 상에 비아홀 내부를 노출시키는 금속증착 방지막을 형성하고, 상기 노출된 비아홀 내부를 채우는 상부 금속배선을 형성한다. 여기서, 상기 하부 금속배선이 텅스텐막으로 형성되고, 상부 금속배선이 알루미늄막 또는 알루미늄 합금막으로 형성된 경우에는 적어도 장벽금속막을 필수적으로 형성하는 것이 바람직하다. 이는, 텅스텐막과 알루미늄막이 서로 반응하는 경우에 비아 저항이 증가하는 등의 콘택 불량(contact fail)이 발생하기 때문이다. 상기 웨팅막은 타이타늄막 또는 탄탈륨막으로 형성하는 것이 바람직하다.
상기 상부 금속배선은 금속증착 방지막이 형성된 결과물의 비아홀 내에 상술한 본 발명의 일 실시예 또는 다른 실시예에서 설명한 방법과 동일한 방법으로 금속 라이너 및/또는 금속 플러그를 형성하고, 그 결과물 전면에 알루미늄막 또는 알루미늄 합금막과 같은 금속막을 PVD 방법으로 형성하고, 금속막이 형성된 결과물을 리플로우시키어 형성한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체기판 상에 형성된 제1 도전층과, 상기 제1 도전층이 형성된 반도체기판 전면에 형성되고 상기 제1 도전층의 소정영역을 노출시키는 층간절연막 패턴과, 상기 층간절연막 패턴의 상부면 상에 형성되고 상기 콘택홀 내부를 노출시키는 금속증착 방지막과, 상기 금속증착 방지막 상에 형성되고 상기 콘택홀 내부를 채우는 제2 도전층을 포함하는 콘택 구조체를 제공한다.
상기 금속증착 방지막은 산화막 또는 질화막과 같은 절연체막이다. 상기 산화막은 금속산화막 또는 실리콘산화막에 해당하고, 상기 질화막은 금속질화막 또는 실리콘질화막에 해당한다. 상기 금속산화막은 산화성이 우수한 금속막이 산화된 물질막, 예컨대 알루미늄 산화막, 타이타늄 산화막, 탄탈륨 산화막, 이트륨 산화막, 지르코늄 산화막, 크롬 산화막, 코발트 산화막, 또는 니켈 산화막이다. 또한, 상기 금속질화막은 알루미늄 질화막과 같은 절연체막일 수도 있다.
상기 금속증착 방지막 및 상기 층간절연막 패턴 사이에 도전막을 더 구비할 수도 있다. 상기 도전막은 상기 금속증착 방지막을 형성하기 위한 금속막의 일부가 잔존하는 것으로서 알루미늄막, 타이타늄막, 탄탈륨막, 이트륨막, 지르코늄막, 크롬막, 코발트막, 또는 니켈막 등에 해당한다.
한편, 상기 제1 도전층이 하부 금속배선, 예컨대 알루미늄막, 알루미늄 합금막, 또는 텅스텐막 등과 같은 금속막으로 형성된 경우에 상기 콘택홀은 비아홀에 해당한다. 이때, 상기 금속증착 방지막 및 상기 층간절연막 패턴 사이 뿐만 아니라, 상기 콘택홀의 바닥 및 측벽과 상기 제2 도전층 사이에 콘포말한(conformal) 금속막이 개재된다. 상기 콘포말한 금속막은 웨팅막 및 장벽금속막이 차례로 적층된 구조를 갖거나, 웨팅막 및 장벽금속막중 어느 하나로 구성된 단일 금속막일 수도 있다. 상기 콘택홀이 비아홀인 경우에 상기 제1 및 제2 도전층은 모두 구리막일 수도 있다. 이때, 상기 콘포말한 금속막은 적어도 장벽금속막을 포함하는 것이 바람직하다. 이는, 구리막이 층간절연막 패턴과 접촉하는 경우에 구리막 내의 구리원자들이 층간절연막 패턴 내부로 확산하는 성질이 강하기 때문이다.
또한, 상기 제1 도전층이 불순물층, 도우핑된 폴리실리콘막 또는 내화성금속 실리사이드막인 경우에 상기 콘택홀은 금속 콘택홀에 해당한다. 이때, 상기 금속증착 방지막 및 상기 층간절연막 패턴 사이 뿐만 아니라, 상기 콘택홀의 바닥 및 측벽과 상기 제2 도전층 사이에 콘포말한(conformal) 금속막이 개재된다. 상기 콘포말한 금속막은 저항성 금속막 및 장벽금속막이 차례로 적층된 구조를 갖는다. 상기 콘택홀이 금속 콘택홀일 경우에 제2 도전층은 구리막일 수도 있다. 이때, 상기 콘포말한 금속막 역시 적어도 장벽금속막을 포함하는 것이 바람직하다.
상술한 바와 같이 본 발명에 의하면, 리세스되지 않은 영역 상에 형성된 장벽금속막 상에만 선택적으로 금속증착 방지막을 형성함으로써, 리세스 영역 내에 선택적으로 금속 플러그 또는 금속 라이너를 형성할 수 있다. 이에 따라, 어스펙트비율이 높은 콘택홀 또는 그루브를 완전히 채우는 금속배선을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 금속배선 형성방법을 설명하기 위한 단면도들이다. 여기서 소개되는 각각의 도면들에 있어서, 참조부호 a로 표시한 부분은 콘택홀 영역을 나타내고, 참조부호 b로 표시한 부분은 다마신 금속배선이 형성되는 그루브 영역을 나타낸다. 또한, 도면들에서 층이나 영역들의 두께는 명세서의 명확성을 위해서 과장되어진 것이다.
도 1은 리세스 영역을 갖는 층간절연막 패턴(105) 및 장벽금속막(109)을 형성하는 단계를 설명하기 위한 단면도이다. 여기서, 상기 리세스 영역은 반도체기판의 소정영역, 즉 불순물층을 노출시키는 콘택홀이거나 층간절연막의 두께보다 얕은 깊이를 갖는 그루브(groove)일 수도 있다.
먼저, 콘택홀을 형성하는 단계를 설명하면, 콘택홀 영역(a)의 반도체기판 표면에 N형 또는 P형의 불순물로 도우핑된 불순물층(103)을 형성하고, 상기 불순물층(103)이 형성된 결과물 전면에 층간절연막, 예컨대 BPSG (borophosphosilicate glass)막 또는 언도우프트 실리콘산화막(undoped silicon oxide layer)을 형성한다.
이어서, 상기 콘택홀 영역(a) 상의 층간절연막을 식각하여 상기 불순물층 (103)을 노출시키는 콘택홀, 즉 금속콘택홀을 형성한다. 한편, 다마신 배선을 형성하기 위한 그루브는 상기 그루브 영역(b) 상의 층간절연막을 소정의 깊이로 식각하여 형성한다. 이때, 상기 그루브는 상기 층간절연막의 두께보다 얕은 깊이를 갖도록 형성한다. 이와 같이 콘택홀 또는 그루브를 형성하면, 표면에 리세스 영역이 형성된 층간절연막 패턴(105)이 형성된다.
다음에, 상기 리세스 영역이 형성된 결과물 전면에 저항성 금속막(107) 및 장벽금속막(109)을 차례로 형성한다. 이때, 상기 저항성 금속막(107) 및 장벽금속막(109)은 각각 타이타늄막 및 타이타늄 질화막으로 형성하는 것이 바람직하다. 또한, 상기 저항성 금속막(107) 및 상기 장벽금속막(109)은 각각 탄탈륨막 및 탄탈륨 질화막으로 형성할 수 있다. 이에 더하여, 상기 저항성 금속막(107)은 타이타늄막 또는 탄탈륨막으로 형성하는 것이 가능하고, 상기 장벽금속막(109)은 TiAlN막, TaAlN막, TiSiN막 또는 TaSiN막으로 형성하는 것이 가능하다.
계속해서, 상기 장벽금속막(109)을 소정의 온도에서 열처리함으로써, 상기 저항성 금속막(107)의 금속원자들과 불순물층(103) 내의 실리콘원자들을 반응시키어 금속 실리사이드막을 형성함과 동시에 장벽금속막(109)의 그레인 경계 영역(grain boundary region)을 산소원자들로 채우는 산소 스터핑 공정을 실시한다. 이와 같이 장벽금속막(109)을 열처리하면, 불순물층(103) 및 장벽금속막(109) 사이에 형성된 금속 실리사이드막에 의하여 콘택저항이 개선됨은 물론, 장벽금속막(109)을 통하여 불순물층(103) 내의 실리콘 원자들 및 후속공정에서 형성되는 금속막 내의 알루미늄 원자들이 서로 확산되는 현상을 억제시킬 수 있다.
따라서, 다마신 배선만을 형성하는 경우에는 저항성 금속막(107)을 형성하는 공정 및 장벽금속막(109)을 열처리하는 공정을 생략할 수 있다. 상기 장벽금속막(109)을 열처리하는 공정은 400℃ 내지 550℃의 온도 및 질소 분위기에서 30분 내지 1시간 동안 실시하거나, 550℃ 내지 850℃의 온도 및 암모니아 가스 분위기에서 급속열처리공정으로 실시할 수도 있다. 이때, 급속열처리공정은 10초 내지 2분동안 실시하는 것이 바람직하다. 또한, 상기 급속열처리 공정은 암모니아 가스 대신에 질소 가스 분위기에서 실시할 수도 있다.
도 2는 구리막(110), 금속증착 방지막(113) 및 금속 라이너(115)를 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 열처리된 장벽금속막(109) 전면에 구리막(110)을 10Å 내지 300Å정도의 두께로 형성한다.
이어서, 상기 구리막(110)이 형성된 결과물 상에 물리적기상증착(physical vapor deposition) 공정, 즉 스퍼터링 공정으로 20Å 내지 300Å의 두께를 갖는 물질막(111), 예컨대 알루미늄막, 타이타늄막 또는 탄탈륨막과 같은 금속막을 형성한다.
이때, 상기 물질막(111)은 콜리메이터(collimator)가 장착되지 않은 직류 마그네트론 스퍼터(DC magnetron sputter)를 사용하여 형성하는 것이 바람직하다. 또한, 상기 직류 마그네트론 스퍼터링 공정은 10℃ 내지 30℃의 저온 및 3mTorr 내지 10mTorr의 압력 하에서 실시하는 것이 바람직하다. 상술한 바와 같이 콜리메이터가 구비되지 않은 직류 마그네트론 스퍼터를 사용하여 3mTorr 내지 10mTorr, 바람직하게는 5mTorr 내지 10mTorr의 압력 하에서 금속막을 형성하면, 스퍼터되는 금속원자들의 직진성이 상실되어 금속막이 리세스 영역의 측벽 및 바닥에 형성되는 것을 방지할 수 있다. 이에 따라, 도 2에 도시된 바와 같이 물질막(111), 즉 금속막이 층간절연막 패턴(105)의 상부에만 선택적으로 형성되고, 리세스 영역 내에 형성된 구리막(110)은 노출된다.
그리고, 반도체기판의 온도를 표면반응 제한영역(surface reaction limited region)에 해당하는 낮은 온도, 예컨대 10℃ 내지 30℃의 저온(알루미늄막인 경우), 바람직하게는 25℃의 저온으로 냉각시키어 알루미늄막을 형성한다. 이와 같이 금속막을 낮은 온도에서 형성하면, 20Å 이하의 초박막(ultra thin film)을 형성하는 경우에도 균일한 두께의 우수한 금속막질을 얻을 수 있다.
한편, 상기 물질막(111)은 화학기상증착(chemical vapor deposition) 공정으로 형성할 수도 있다. 이때, 상기 물질막(111)으로는 산화성이 우수한 금속막, 예컨대 알루미늄막(Al), 타이타늄막(Ti) 또는 탄탈륨막(Ta) 등이 바람직하다.
상기 물질막(111)을 형성하기 위한 화학기상증착 공정은 상기 물질막(111)이 리세스 영역 내에 형성되는 것을 방지하기 위하여 표면반응 제한영역(surface reaction limited region)이 아닌 대량이동 영역(mass transported region)에 해당하는 온도 범위 및 5 Torr 이상의 고압에서 실시하는 것이 바람직하다. 예를 들어, 상기 물질막(111)을 화학기상증착 공정에 의한 알루미늄막으로 형성하는 경우에 알루미늄의 대량이동 영역(mass transported region)에 해당하는 온도, 즉 대략 180℃ 이상의 온도에서 알루미늄막을 형성하면, 리세스 영역 내에 알루미늄막이 형성되는 것을 방지할 수 있다. 그리고, 운송가스(carrier gas) 및 환원가스로는 각각 아르곤 가스 및 수소 가스를 사용하는 것이 바람직하다.
리세스 영역의 어스펙트 비율이 클수록 상기 물질막(111)이 층간절연막패턴(105)의 상부에만 선택적으로 형성되는 효과는 증대된다. 따라서, 큰 어스펙트 비율을 갖는 리세스 영역이 요구되는 고집적 반도체소자일수록 상기 물질막(111)을 보다 더 선택적으로 형성할 수 있다. 상기 물질막(111)으로 사용되는 알루미늄막은 25Å 내지 300Å의 두께로 형성하는 것이 바람직하다.
상기 구리막(110)을 형성하는 공정은 필요에 따라 생략할 수도 있다. 이때, 상기 물질막(111)은 층간절연막 패턴(105)의 상부면에 형성된 장벽금속막(109) 상에만 선택적으로 형성된다. 그리고, 리세스 영역 내에 형성된 장벽금속막(109)은 노출된다.
다음에, 상기 물질막(111)이 형성된 결과물을 대기중에 노출시키거나 산소 플라즈마에 노출시키어 물질막(111)을 산화시킴으로써 금속증착 방지막(113), 예컨대 알루미늄 산화막(Al2O3), 타이타늄 산화막(TiO2), 또는 탄탈륨 산화막(Ta2O5) 등을 형성한다. 이때, 상기 물질막(111)을 대기중에 노출시키어 산화시키는 경우에, 도 2에 도시된 바와 같이 물질막(111) 전체가 산화되지 않고 물질막(111)의 일 부분만 금속증착 방지막(113)으로 변화될 수도 있다.
또한, 상기 금속증착 방지막(113)은 상기 물질막(111)을 진공중에서 산화시키어 형성할 수도 있다. 구체적으로 설명하면, 상기 장벽금속막(109) 또는 구리막(110)이 형성된 반도체기판을 물리적기상증착 장비(PVD apparatus) 또는 화학기상증착 장비(CVD apparatus)의 소정의 공정챔버(process chamber) 내에 로딩시킨다.
여기서, 상기 물리적기상증착 장비 또는 화학기상증착 장비는 도 10에 도시된 바와 같이 트랜스퍼 챔버(TC), 복수개의 공정챔버(PC1, ... , PCn) 및 2개의 로드락 챔버(LC1, LC2)를 구비한다. 상기 2개의 로드락 챔버(LC1, LC2)중 제1 로드락 챔버(LC1)는 입력 로드락 챔버(input load lock chamber)에 해당하고, 제2 로드락 챔버(LC2)는 출력 로드락 챔버(output load lock chamber)에 해당한다.
상기 소정의 공정챔버, 예컨대 제1 공정챔버(PC1) 내에 로딩된 반도체기판 상에 물질막(111)을 형성한다. 이때, 상기 물질막(111)은 상기한 바와 같이 불량한 단차도포성(poor step coverage)을 보이는 조건하에서 형성하여 리세스 영역(recessed region) 내의 장벽금속막(109) 또는 구리막(110)을 노출시킨다. 여기서, 상기 물질막(111)은 전술한 바와 같이 콜리메이터가 장착되지 않은 직류 마그네트론 스퍼터링 장비로 형성하거나, 대량이동 영역(mass transported region)에 해당하는 온도에서 화학기상증착 장비로 형성하는 것이 바람직하다. 상기 물질막(111)은 산화성이 우수한 금속막, 예컨대 알루미늄막(Al), 타이타늄막(Ti), 탄탈륨막(Ta), 지르코늄막(Zr), 스트론티움막(Sr), 마그네슘막(Mg), 바리윰막(Ba), 칼슘막(Ca), 세리움막(Ce), 또는 이트리윰막(Y) 등으로 형성하는 것이 바람직하다.
계속해서, 상기 제1 공정챔버(PC1) 내에서 물질막(111)이 형성된 반도체기판은 후속공정을 진행하기 위하여 다른 공정챔버, 예컨대 제2 공정챔버(PC2)로 전송된다. 이때, 상기 반도체기판은 트랜스터 챔버(TC)를 경유하여 전송된다.
따라서, 상기 물질막(111)이 형성된 반도체기판이 제1 공정챔버(PC1)로부터 트랜스퍼 챔버(TC) 내부로 이동된 상태에서 상기 트랜스퍼 챔버(TC) 내부의 진공도(vacuum level)를 적절히 조절하면, 상기 물질막(111) 표면을 자연산화시킬수 있다.
일반적으로, 알루미늄과 같은 산화성이 강한 금속막은 10-10Torr 정도의 초고진공도(ultra high vacuum level) 하에서도 그 표면에 안정한 산화막이 형성되는 특성을 갖는 것으로 알려져 있다. 예를 들면, 10-8Torr의 진공 상태에서 알루미늄막 표면에 자연산화막이 형성되는 데 걸리는 시간은 수십 초 정도이며, 10-7Torr의 진공 상태에서 알루미늄막 표면에 자연산화막이 형성되는 데 걸리는 시간은 수 초 정도에 불과하다.
따라서, 상기 물질막(111), 예컨대 알루미늄막이 형성된 반도체기판을 트랜스퍼 챔버(TC) 내부로 이동시킨 후에 트랜스퍼 챔버(TC) 내부의 진공도를 10-8torr 내지 1기압, 바람직하게는 10-7Torr 정도로 유지시킨 상태에서 적어도 수 초동안 일시적으로 보관하면, 상기 알루미늄막 표면에 단원자층(single atomic layer)의 자연산화막(native oxide film)이 형성된다. 이에 따라, 물질막(111)이 형성된 반도체기판을 대기중에 노출시키거나 산소 플라즈마 중에 노출시키는 별도의 공정을 실시하지 않고도 금속증착 방지막(113)을 형성할 수 있다.
또한, 상기 금속증착 방지막(113)은 상기 장벽금속막(109) 및 물질막(111)을 하나의 장비 내에서 인시투(in-situ) 방식으로 형성한 다음 소정의 열처리 공정을 실시하여 형성할 수도 있다. 상기 소정의 열처리 공정은 도 1에서 설명한 열처리 공정, 즉 상기 장벽금속막(109)을 형성한 직후에 실시하는 열처리 공정과 동일한방법으로 실시한다.
다시 말해서, 상기 소정의 열처리 공정은 400℃ 내지 550℃의 온도 및 질소 분위기에서 30분 내지 1시간 동안 실시하거나, 550℃ 내지 850℃의 온도 및 암모니아 가스 분위기에서 10초 내지 120초 동안 급속열처리공정으로 실시하는 것이 바람직하다. 상기 급속열처리 공정은 암모니아 가스 대신에 질소 가스 분위기에서 실시할 수도 있다.
이때, 상기 소정의 열처리 공정을 실시하는 동안, 상기 물질막(111)이 산화되어 금속증착 방지막(113)이 형성됨과 동시에 상기 리세스 영역 내에 노출된 장벽금속막(109)의 그레인 경계 영역은 산소원자들로 채워진다. 여기서, 상기 물질막(111)이 알루미늄막, 탄탄륨막 또는 타이타늄막인 경우에 상기 금속증착 방지막(113)은 알루미늄 산화막(Al2O3), 탄탈륨 산화막(Ta2O5) 또는 타이타늄 산화막(TiO2)에 해당한다. 따라서, 도 1에서 설명한 열처리 공정, 즉 상기 장벽금속막(109)을 형성한 직후에 실시하는 별도의 열처리 공정이 요구되지 않으므로 공정을 단순화시킬 수 있다.
또한, 상기 물질막(111)을 알루미늄막으로 형성하는 경우에, 금속증착 방지막(113)을 알루미늄 질화막(AlN)으로 형성할 수도 있다. 이때, 상기 알루미늄 질화막은 층간절연막 패턴(105)의 상부에만 선택적으로 알루미늄막이 형성된 결과물을 질소 플라즈마에 노출시키어 형성하거나 암모니아 가스 분위기에서 급속열처리하여 형성할 수도 있다. 알루미늄 질화막을 형성하기 위한 급속열처리 공정은 500℃ 내지 850℃의 온도에서 30초 내지 180초동안 실시하는 것이 바람직하다. 이와 같이 알루미늄막을 질화시키어 금속증착 방지막(113)을 형성하는 경우에는 리세스 영역 내에 노출된 장벽금속막(109)이 열처리되는 효과를 얻을 수 있으므로 장벽금속막(109)의 특성을 더욱 강화시킬 수 있다.
한편, 상기 금속증착 방지막(113), 예컨대 알루미늄 산화막, 알루미늄 질화막, 타이타늄 산화막, 또는 탄탈륨 산화막을 형성하는 다른 방법으로서 산소 반응성 스퍼터링(O2reactive sputtering) 공정 또는 질소 반응성 스퍼터링(N2reactive sputtering) 공정을 들 수 있다.
이를 좀 더 구체적으로 설명하면, 상기 장벽금속막(109)이 형성된 결과물 또는 상기 장벽금속막(109) 및 구리막(110)이 형성된 결과물 상에 라디오 주파수 전력(RF power; radio frequency power)을 사용하는 반응성 스퍼터링 공정을 이용하여 20Å 내지 200Å의 두께를 갖는 금속증착 방지막(113)을 형성한다. 이때, 상기 금속증착 방지막(113)은 다마신 배선을 형성하는 경우에 100Å 내지 200Å 정도로 두껍게 형성하는 것이 바람직하다. 이는, 다마신 배선을 형성함에 있어서 금속막을 평탄화시키기 위한 후속의 화학기계적 연마(CMP; chemical mechanical polishing) 공정을 실시할 때 상기 금속증착 방지막(113)이 연마 저지막(polishing stopper) 역할을 하여야 하기 때문이다. 상기 반응성 스퍼터링 공정은 2mTorr 내지 8mTorr의 압력 하에서 실시하는 것이 바람직하다.
여기서, 상기 반응성 스퍼터링 공정을 실시할 때 반응 가스로서 아르곤 가스 및 산소 가스를 사용하고 금속 타게트로서 알루미늄 타게트를 사용하면, 알루미늄산화막이 형성된다. 이와 마찬가지로, 반응 가스로서 아르곤 가스 및 산소 가스를 사용하고 금속 타게트로서 타이타늄 타게트 또는 탄탈륨 타게트를 사용하면, 타이타늄 산화막 또는 탄탈륨 산화막이 형성된다. 또한, 반응가스로서 아르곤 가스 및 질소 가스를 사용하고 금속 타게트로서 알루미늄 타게트를 사용하면, 알루미늄 질화막이 형성된다.
한편, 상기 금속증착 방지막(113)은 실리콘탄화막(SiC)으로 형성할 수도 있다. 이때, 상기 실리콘탄화막은 라디오 주파수 전력을 사용하는 반응성 스퍼터링 공정으로 형성한다. 그리고, 반응 가스로는 아르곤 가스 및 CH4가스를 사용하고 타게트로는 실리콘 타게트를 사용한다.
계속해서, 상기 노출된 구리막(110) 표면 또는 상기 노출된 장벽금속막(109) 표면에만 선택적으로 금속 라이너(liner; 115), 예컨대 구리 라이너를 10Å이하의 두께로 형성한다. 여기서, 상기 구리막(110)이 형성된 경우에는 상기 금속 라이너(115), 즉 구리 라이너를 형성하지 않아도 무방하다. 또한, 필요에 따라 상기 구리막(110) 및 상기 금속 라이너(115) 는 모두 형성하지 않을 수도 있다.
상기 구리 라이너는 Cu+1(hfac)TMVS를 금속 소오스로 사용하는 선택적 MOCVD 공정으로 형성한다. 이때, 상기 구리 라이너를 형성하기 위한 선택적 MOCVD 공정은 100mTorr 내지 10Torr의 압력 및 150℃ 내지 350℃의 온도에서 실시하는 것이 바람직하다. 상기 구리막(110) 또는 상기 구리 라이너를 형성하는 이유는 후속 공정에서 형성되는 금속 플러그를 포함하는 금속 배선의 신뢰성, 예컨대 금속 배선의 전자천이(electromigration) 특성을 개선시키기 위함이다.
도 3은 금속 플러그(117)를 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 금속 라이너(115)에 의하여 둘러싸여진 영역을 채우는 금속 플러그(117), 예컨대 알루미늄 플러그를 선택적 MOCVD 공정으로 형성한다.
이때, 상기 알루미늄 플러그를 형성하기 위한 선택적 MOCVD 공정은 DMEAA(dimethyl ethyl amine alane)를 금속 소오스로 사용하여 100℃ 내지 200℃의 증착온도, 바람직하게는 120℃의 온도 및 0.5 Torr 내지 5 Torr의 압력, 바람직하게는 1 Torr의 압력하에서 실시한다. 그리고, 상기 금속 소오스인 DMEAA를 MOCVD 장비의 공정 챔버 내부로 공급하는 수단인 버블러는 상온으로 유지시킨다. 상기 알루미늄 플러그를 선택적으로 형성하기 위한 MOCVD 공정을 실시할 때 금속 소오스를 운송시키기 위한 가스, 즉 운송 가스(carrier gas)로는 아르곤 가스를 사용하는 것이 바람직하고, 상기 금속 소오스를 환원시키기 위한 가스로는 수소 가스를 사용하는 것이 바람직하다.
상기 금속 플러그(117)가 리세스 영역 내에만 선택적으로 형성되는 이유는 절연체막인 상기 금속증착 방지막(113) 표면에서의 금속핵 형성시간(metal nucleation time)이 상기 리세스 영역 내에 노출된 금속 라이너(115), 구리막(110) 또는 장벽금속막(109) 표면에서의 금속핵 형성시간에 비하여 수 십배 또는 수 백배 이상으로 매우 길기 때문이다.
또 다른 방법으로(alternatively), 상기 알루미늄 플러그를 형성하기 위한 선택적 MOCVD 공정은 알킬 피로리딘 알란(Alkyl Pyrroridine Alane)을 금속 소오스로 사용하여 120℃ 내지 250℃의 증착온도에서 실시한다. 이때, 상기 알킬 피로리딘 알란을 선택적 MOCVD 챔버의 내부로 유입시키는 방법은 버블러(bubbler), 기상 MFC(gas phase mass flow controller) 또는 액체 전달 시스템(liquid delivery system)을 사용하여 실현시킬 수 있다. 상기 버블러 또는 기상 MFC를 사용하는 경우에는 상기 알킬 피로리딘 알란(Alkyl Pyrroridine Alane)을 상온보다 높은 온도, 예컨대 상온 및 50℃ 사이의 온도로 가열시켜야 하고, 상기 액체전달 시스템을 사용하는 경우에는 기화기를 40℃ 내지 100℃의 온도로 가열시켜야 한다.
또한, 기체상태의 알킬 피로리딘 알란(Alkyl Pyrroridine Alane)을 챔버 내부로 유입시키기 위한 가스 주입관은 40℃ 내지 120℃로 가열시키는 것이 바람직하다. 이는, 상기 가스 주입관 내부에서 알킬 피로리딘 알란이 응축되는 현상을 방지하기 위함이다. 상기 알킬 피로리딘 알란(Alkyl Pyrroridine Alane)을 운송시키기 위한 가스, 즉 캐리어 가스로는 아르곤 가스 또는 수소 가스가 사용된다. 아르곤 가스만을 캐리어 가스로 사용하는 경우에는 챔버 내부에서의 알루미늄 증착 반응을 촉진시키기 위하여 별도의 수소 주입관을 통하여 수소 가스를 챔버 내부로 주입시킬 수도 있다.
상기 금속 라이너(115)에 의하여 둘러싸여진 영역을 완전히 채우는 금속 플러그(117)를 형성하기 위해서는, 상기 금속 플러그(117)의 성장 두께를 금속 라이너(115)에 의하여 형성된 홀의 직경의 1/2을 기준으로 하여 100% 내지 110%에 해당하는 두께로 조절하는 것이 바람직하다. 이때, 모든 콘택홀들의 직경들이 동일하면, 각 콘택홀의 깊이에 관계없이 모든 콘택홀들 내에 층간절연막 패턴(105)의 상부 표면과 동일한 높이를 갖는 균일한 금속 플러그(117)가 형성된다. 이는, 상기 금속증착 방지막(113)에 의해 노출된 콘택홀의 바닥뿐만 아니라 콘택홀의 측벽 상에도 장벽금속막(109), 구리막(110) 또는 금속 라이너(115)와 같은 도전성 물질막이 존재하기 때문이다. 다시 말해서, 상기 금속 플러그(117)를 형성하는 동안에 콘택홀의 바닥 및 측벽 상에 금속이 동시에 증착되기 때문이다. 따라서, 상술한 바와 같은 금속증착 방지막(113)을 사용하여 금속 플러그(117)를 선택적으로 형성하는 방법은 서로 다른 깊이를 갖는 복수개의 콘택홀들내에 균일한 높이를 갖는 금속 플러그들을 형성하는 데 매우 유용하다.
그러나, 서로 다른 폭을 갖는 복수의 리세스 영역, 즉 서로 다른 직경을 갖는 복수개의 콘택홀들이 존재하는 경우에 가장 넓은 리세스 영역을 기준으로 금속 플러그(117)를 형성하면, 좁은 리세스 영역에 형성되는 금속 플러그(117)는 과다하게 성장된다. 따라서, 금속 플러그(117) 표면에 돌출된 부위가 형성된다. 특히, 금속 플러그(117)를 알루미늄막으로 형성하는 경우에는 도 3에 도시된 바와 같이 뾰족한 돌출부가 형성될 수 있다. 이는, 알루미늄막이 FCC(face centered cubic) 구조로 형성되기 때문이다.
본 실시예에서는 상기 금속 플러그(117)를 알루미늄 플러그로 형성하는 예를 들었으나, 구리, 은, 또는 금으로 금속 플러그(117)를 형성하는 것도 가능하다. 또한, 상기 구리막(110) 및 구리 라이너를 형성하는 공정을 생략하는 경우에는 구리가 함유된 알루미늄 합금(aluminum alloy), 예컨대 Al-Si-Cu막 또는 Al-Cu막으로 금속 플러그(117)를 형성하는 것이 바람직하다. 구리를 함유하는 알루미늄 합금막으로 금속 플러그(117)를 형성하는 경우에, Cu+1(hfac)TMVS 및 DMEAA(dimethyl ethyl amine alane)를 각각 구리 소오스 및 알루미늄 소오스로 사용하는 선택적 MOCVD 공정으로 금속 플러그(117)를 형성할 수도 있다.
도 4는 평탄화된 금속 플러그(117a) 및 배선용 금속막(119)를 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 금속 플러그(117)가 과다하게 성장되어 그 표면에 돌출부가 형성된 경우에 상기 금속 플러그(117)의 돌출부를 제거함으로써 평탄화된 금속 플러그(117a)를 형성한다.
금속 플러그(117)를 평탄화시키는 방법으로 스퍼터 식각공정(sputter etch process) 또는 화학기계적 연마(CMP; chemical mechanical polishing) 공정을 예로 들 수 있다.
또한, 금속 플러그(117)를 평탄화시키는 다른 방법으로서 상기 금속 플러그(117), 예컨대 알루미늄 플러그를 350℃ 내지 500℃의 온도, 바람직하게는 450℃의 온도에서 30초 내지 180초, 바람직하게는 60초동안 리플로우시키는 공정을 적용할 수도 있다. 이때, 상기 금속 플러그(117)가 알루미늄막 이외의 다른 금속막으로 형성되는 경우에는 0.6 x Tm 이상의 온도에서 금속 플러그를 리플로우시키는 것이 바람직하다. 여기서, Tm은 금속 플러그(117)를 이루는 금속막의 용융점(Tm; melting temperature)을 의미한다.
리플로우 공정을 실시하기 위해서는 금속 플러그(117) 표면에 자연산화막이 존재하지 않아야 한다. 따라서, MOCVD 챔버와 스퍼터 챔버가 하나의 장비 내에 구성된 일체형 장비(cluster apparatus)를 사용하여 금속 플러그(117)를 형성하는 경우에 상기 금속 플러그(117)를 평탄화시키는 방법으로 리플로우 공정이 바람직하다. 이는, 금속 플러그(117)가 형성된 결과물을 진공 상태에서 스퍼터 챔버 내로 전송시킬 수 있기 때문이다.
금속 플러그(117), 예컨대 알루미늄 플러그 아래에 구리 라이너 또는 구리막(110)을 구비하는 경우에 알루미늄 플러그를 리플로우 공정으로 평탄화시키면, 평탄화된 금속 플러그(117a), 즉 평탄화된 알루미늄 플러그는 구리 라이너 또는 구리막(110)과 반응하여 구리를 함유한다. 이에 따라, 장벽금속막(109) 및 평탄화된 금속 플러그(117a)로 구성되는 다마신 배선의 신뢰성을 향상시킬 수 있다. 상기 금속 플러그(117)가 과다하게 성장되지 않은 경우에 상기 평탄화된 금속 플러그(117a)를 형성하는 단계는 생략되어질 수 있다.
계속해서, 상기 평탄화된 금속 플러그(117a)가 형성된 결과물 전면에 금속막(119), 예컨대 알루미늄막, 알루미늄 합금막, 또는 구리막 등을 200℃ 이하의 저온에서 형성한다. 여기서, 금속막(119), 예컨대 알루미늄막 또는 알루미늄 합금막을 200℃ 이하의 저온에서 형성하는 이유는 매끄러운 표면 모폴로지 (morphology) 및 치밀한 막질을 얻기 위함이다.
좀 더 구체적으로 설명하면, 상기 금속막(119)은 상온 및 수 mTorr의 압력 하에서 스퍼터링 방법으로 알루미늄 또는 알루미늄 합금을 증착한 후, 상기 알루미늄 또는 알루미늄 합금을 450℃ 내지 500℃의 온도에서 리플로우시키어 형성할 수 있다.
또한, 상기 금속막(119)은 상온 및 0.1 mTorr 내지 1 mTorr의 저압에서 롱쓰루 스퍼터링(LTS; long through sputtering) 방법으로 알루미늄 또는 알루미늄 합금을 증착시키어 형성할 수도 있다. 이때, 상기 롱쓰루 스퍼터링 방법은 별도의 리플로우 공정 및 콜리메이터(collimator)를 사용하지 않고도 양호한 단차도포성을 보이므로 금속막(119)을 형성하는 공정을 단순화시킬 수 있다. 상기 롱쓰루 스퍼터링 방법은 일반적인 스퍼터링 방법에 비하여 타게트 및 기판 사이의 거리가 긴 것을 특징으로 한다.
한편, 상기 금속막(119)은 고온 스퍼터링 방법 또는 고온/저압 스퍼터링 방법으로 형성할 수도 있다. 구체적으로, 상기 금속막(119)은 300℃ 내지 500℃의 고온 및 수 mTorr의 압력 하에서 알루미늄 또는 알루미늄 합금을 스퍼터링 방법으로 증착하여 형성할 수 있다. 이때, 알루미늄(또는 알루미늄 합금)의 증착 및 리플로우가 동시에 실시된다. 또한, 상기 금속막(119)은 300℃ 내지 500℃의 고온 및 0.1 mTorr 내지 1 mTorr의 저압 하에서 알루미늄 또는 알루미늄 합금을 스퍼터링 방법으로 증착하여 형성할 수도 있다. 여기서, 스퍼터링 공정 동안 압력을 낮게 유지할 수록 알루미늄막 또는 알루미늄 합금막의 단차도포성은 더욱 우수하다.
도 5는 금속 합금막(119a)을 형성하는 단계를 설명하기 위한 단면도이다. 여기서, 상기 금속 합금막(119a)을 형성하는 단계는 상기 금속 플러그(117)를 스퍼터 식각공정 또는 화학기계적 연마(CMP) 공정으로 평탄화시킨 경우 또는 금속 플러그(117)를 평탄화시키는 단계를 생략한 경우에 유용한 단계이다.
좀 더 상세히 설명하면, 스퍼터 식각공정 또는 화학기계적 연마 공정은 300℃ 이하의 온도에서 진행된다. 따라서, 이때 금속 플러그(117)는 그 하부의구리막(110) 또는 구리 라이너와 반응하지 않는다. 이와 같이 금속 플러그(117) 또는 평탄화된 금속 플러그(117a)가 형성된 결과물 전면에 200℃ 이하의 온도에서 금속막(119), 예컨대 알루미늄막을 형성한 후에 350℃ 내지 500℃의 온도에서 열처리를 실시하면, 금속 합금막(119a), 예컨대 구리를 포함하는 알루미늄 합금막을 얻을 수 있다. 이때, 상기 금속막(119)을 열처리하는 대신에 금속막(119), 즉 알루미늄막을 350℃ 내지 500℃의 온도에서 추가로 형성할 수도 있다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 금속배선 형성방법을 설명하기 위한 단면도들이다. 여기서, 본 발명의 일 실시예와 동일한 방법으로 형성하는 공정 단계에 대한 설명은 간단히 언급하기로 한다. 그리고, 참조부호 a 및 b로 표시한 부분은 본 발명의 일 실시예에서와 마찬가지로 각각 콘택홀 영역 및 그루브 영역을 나타낸다.
도 6은 리세스 영역을 갖는 층간절연막 패턴(205) 및 장벽금속막(209)을 형성하는 단계를 설명하기 위한 단면도이다. 여기서, 상기 리세스 영역은 반도체기판(201)의 소정영역, 즉 불순물층(203)을 노출시키는 콘택홀이거나 층간절연막의 두께보다 얕은 깊이를 갖는 그루브(groove)일 수도 있다.
상기 리세스 영역을 갖는 층간절연막 패턴(205) 및 장벽금속막(209)을 형성하는 단계는 본 발명의 일 실시예에서 설명한 방법과 동일하다. 또한, 콘택홀 영역(a)의 불순물층(203), 저항성 금속막(207), 및 장벽금속막(209)을 열처리하는 단계 역시 본 발명의 일 실시예와 동일한 방법으로 실시한다. 그리고, 다마신 배선을 형성하는 경우에는 본 발명의 일 실시예에서와 마찬가지로 저항성 금속막(207)을 형성하는 단계 및 장벽금속막(209)을 열처리하는 단계를 생략할 수도 있다.
도 7은 구리막(210), 금속증착 방지막(213) 및 금속 라이너(218)를 형성하는 단계를 설명하기 위한 단면도이다. 상기 구리막(210) 및 금속증착 방지막(213)을 형성하는 방법은 도 2에서 설명한 본 발명의 일 실시예와 동일한 방법으로 형성한다. 좀 더 구체적으로 설명하면, 층간절연막 패턴(205) 상부에만 선택적으로 형성된 물질막(211)을 산화시키거나 질화시키어 금속증착 방지막(213)을 형성하는 경우에 본 발명의 일 실시예와 마찬가지로 상기 선택적으로 형성된 물질막(211)의 일부가 잔존할 수 있다.
한편, 상기 금속 라이너(218)는 본 발명의 일 실시예와 마찬가지로 단일 금속 라이너(single metal liner), 예컨대 구리 라이너이거나, 본 발명의 일 실시예와 다르게 순차적으로 형성된 제1 금속 라이너(215) 및 제2 금속 라이너(217)로 구성된 2중 금속 라이너(double metal liner)일 수도 있다.
여기서, 상기 제1 및 제2 금속 라이너(215, 217)는 각각 구리 라이너 및 알루미늄 라이너로 형성하는 것이 바람직하다. 이때, 상기 구리 라이너를 형성하는 방법은 도 2에서 설명한 방법과 동일한 공정, 즉 Cu+1(hfac)TMVS를 금속 소오스로 사용하는 선택적 MOCVD 공정으로 형성한다. 그리고, 상기 제2 금속 라이너(217)인 알루미늄 라이너는 도 3에서 설명한 금속 플러그(117)를 형성하기 위한 선택적 MOCVD 공정, 즉 알루미늄 플러그를 형성하기 위한 선택적 MOCVD 방법으로 형성한다.
그러나, 이때 상기 제2 금속 라이너(217)의 성장두께는 도 3의 알루미늄 플러그와는 다르게 제1 금속 라이너(215)에 의해 형성된 홀의 직경의 1/2보다 작아야 한다. 여기서, 상기 구리막(210)을 형성하는 공정은 필요에 따라 생략할 수도 있다. 상기 단일 금속 라이너(single metal liner)는 알루미늄막 또는 구리를 함유하는 알루미늄 합금막으로 형성할 수도 있다. 이때, 상기 알루미늄 합금 라이너는 Cu+1(hfac)TMVS 및 DMEAA(dimethyl ethyl amine alane)를 각각 구리 소오스 및 알루미늄 소오스로 사용하는 선택적 MOCVD 공정으로 형성할 수 있다.
한편, 상기 구리 라이너를 선택적으로 형성하기 위한 공정온도는 하부막, 즉 리세스 영역 내에 노출된 막의 종류에 따라 결정된다. 예를 들면, 타이타늄 질화막 표면에 구리 라이너를 선택적으로 형성하는 경우에 구리 라이너의 증착 온도는 150℃ 내지 350℃인 것이 바람직하다. 그리고, 이때 구리 라이너는 10Torr의 압력 하에서 형성하는 것이 바람직하고, 금속 소오스, 즉 Cu+1(hfac)TMVS의 온도는 40℃ 내지 50℃로 유지시키는 것이 바람직하다.
도 8은 금속막(219)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 금속 라이너(218)가 형성된 결과물 전면에 화학기상증착 공정 및 스퍼터링 공정의 조합을 통하여 금속막(219), 예컨대 알루미늄막 또는 알루미늄 합금막을 형성한다. 이때, 상기 알루미늄막 또는 알루미늄 합금막은 리플로우 온도보다 낮은 온도에서 형성되는 것이 바람직하다. 이는, 상기 금속막(219)을 리플로우 공정으로 평탄화시키는 후속공정을 실시할 때, 금속막 내부에 보이드(250)가 형성되는 것을 방지하기 위함이다.
또한, 상기 금속막(219)은 도 4의 금속막(119)을 형성하는 방법과 동일한 방법으로 형성할 수도 있다. 이때, 리세스된 영역 내부에 보이드(250)가 형성될 수도 있다. 이는, 스퍼터링 공정에서 발생하는 오버행(over hang) 현상에 기인하는 것이다. 그러나, 이러한 보이드(250)는 후속공정에서 실시하는 리플로우 공정시 금속막(219)에 의해 완전히 채워진다. 이는, 금속 라이너(218), 즉 알루미늄 라이너가 웨팅막의 역할을 하기 때문이다.
도 9는 평탄화된 금속 합금막(219a)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 금속막(219)이 형성된 결과물을 소정의 온도에서 어닐링시키어 상기 금속막(219)을 리플로우시킨다. 이때, 상기 금속막(219)이 알루미늄막 또는 알루미늄 합금막인 경우에 상기 어닐링 온도는 350℃ 내지 500℃인 것이 바람직하다. 이와 같이 상기 금속막(219)을 어닐링시키어 리플로우시키면, 상기 금속 라이너(218) 및 상기 금속막(219)이 서로 혼합되고 표면이 평탄화된 금속 합금막(219a)이 형성된다. 상기 평탄화된 금속 합금막(219a)은 리플로우 공정 대신에 350℃ 내지 500℃의 온도에서 금속막(219)을 추가로 형성하는 공정을 이용하여 형성할 수도 있다.
상술한 본 발명의 다른 실시예는 본 발명의 일 실시예와는 다르게 금속배선을 형성하는 데 있어서 금속 플러그를 형성하는 공정을 필요로 하지 않는다. 따라서, 금속 플러그를 평탄화시키는 공정 역시 생략할 수 있다.
도 11 내지 도 13은 본 발명의 또 다른 실시예에 따른 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 반도체기판(301)에 제1 도전층(303)을 형성한다. 상기 제1 도전층(303)이 형성된 반도체기판 전면에 층간절연막을 형성한다. 상기 층간절연막의 소정영역을 식각하여 리세스된 영역을 갖는 층간절연막 패턴(305)을 형성한다.
상기 리세스된 영역은 제1 도전층(303)의 소정영역을 노출시키는 콘택홀이거나 상기 층간절연막의 두께보다 얕은 깊이를 갖는 그루브일 수도 있다. 상기 제1 도전층(303)이 금속막인 경우에 상기 콘택홀은 비아홀에 해당하고, 상기 제1 도전층(303)이 불순물층, 폴리실리콘막 또는 내화성금속 실리사이드막인 경우에 상기 콘택홀은 금속 콘택홀에 해당한다.
상기 리세스된 영역이 형성된 결과물 전면에 콘포말한(conformal) 금속막을 형성한다. 상기 리세스된 영역이 비아홀인 경우에 상기 콘포말한 금속막은 웨팅막(307) 및 장벽금속막(309)을 차례로 적층시키어 형성한다. 여기서, 상기 콘포말한 금속막은 상기 웨팅막(307) 및 장벽금속막(309)들중 어느 하나만으로 형성할 수도 있다.
예를 들면, 상기 제1 도전층(303)이 알루미늄막 또는 알루미늄 합금막이고 후속공정에서 상기 리세스된 영역을 채우도록 형성되는 제2 도전층 또한 알루미늄막 또는 알루미늄 합금막인 경우에, 상기 콘포말한 금속막은 웨팅막(307)만으로 형성하거나 웨팅막(307) 및 장벽금속막(309)막을 차례로 적층시키어 형성하는 것이 바람직하다. 이는, 상기 콘포말한 금속막이 장벽금속막(309)만으로 형성되는 경우에 제1 도전층(303) 및 장벽금속막(309) 사이에 저항성 접촉(ohmic contact)이 이루어지지 않으므로 비아콘택 저항이 높아지는 문제점이 있다.
여기서, 상기 웨팅막(307)은 타이타늄막 또는 탄탈륨막으로 형성하고, 상기 장벽금속막(309)은 본 발명의 일 실시에서 설명한 장벽금속막과 동일한 물질막으로 형성한다.
한편, 상기 제1 도전층(303)이 텅스텐막이고 상기 제2 도전층이 알루미늄막 또는 알루미늄 합금막인 경우에, 상기 콘포말한 금속막은 반드시 장벽금속막(309)을 포함하는 금속막으로 형성하는 것이 바람직하다. 이는, 텅스텐막과 알루미늄막 사이에 웨팅막만을 개재시키는 경우에, 텅스텐막과 알루미늄막이 서로 반응하여 비아콘택 저항 특성을 저하시키기 때문이다. 따라서, 이 경우에는 상기 콘포말한 금속막을 웨팅막(307) 및 장벽금속막(309)을 차례로 적층시키어 형성하거나 장벽금속막(309)만으로 형성하는 것이 바람직하다.
상기 콘택홀이 금속 콘택홀인 경우에 상기 콘포말한 금속막은 저항성 금속막 및 장벽금속막을 차례로 적층시키어 형성한다. 여기서, 상기 저항성 금속막은 상기 웨팅막(307)에 대응하는 물질막이다. 상기 저항성 금속막은 상기 웨팅막(307)과 동일한 물질막으로 형성한다.
상기 콘포말한 금속막이 형성된 결과물 상에 상기 리세스된 영역의 측벽 및 바닥 상의 콘포말한 금속막을 노출시키는 금속증착 방지막(anti-nucleation layer; 313)을 형성한다. 상기 금속증착 방지막(313)은 본 발명의 일 실시예와 동일한 방법으로 형성한다. 이에 따라, 금속증착 방지막(313)의 아래에 금속막(311)이 잔존할 수도 있다.
도 12a를 참조하면, 상기 금속증착 방지막(313)에 의해 노출된 콘포말한 금속막 상에 선택적으로 금속 라이너(315)를 형성한다. 상기 금속 라이너(315)는 본 발명의 다른 실시예와 동일한 방법으로 형성한다. 상기 금속 라이너(315)가 형성된 결과물 전면에 PVD 방법으로 금속막(317), 예컨대 알루미늄막 또는 알루미늄 합금막을 형성한다.
이때, 리세스된 영역 내부에 보이드(350)가 형성될 수도 있다. 이는, 스퍼터링 공정에서 발생하는 오버행(over hang) 현상에 기인하는 것이다. 그러나, 이러한 보이드(350)는 후속공정에서 실시하는 리플로우 공정시 금속막(317)에 의해 완전히 채워진다. 이는, 금속 라이너(315), 즉 알루미늄 라이너가 웨팅막의 역할을 하기 때문이다.
한편, 도 12b는 도 12a의 금속 라이너(315)를 형성하는 대신에 리세스된 영역 내부를 채우는 금속 플러그(316)를 형성하는 방법을 설명하기 위한 단면도이다. 여기서, 상기 금속 플러그(316)를 형성하기 전에 도 12a에서와 같이 리세스된 영역 내에 금속 라이너(315)를 형성할 수도 있다. 상기 금속 플러그(316)는 본 발명의 일 실시예와 동일한 방법으로 형성한다. 상기 금속 플러그(316)가 형성된 결과물 전면에 PVD 방법을 사용하여 금속막(319), 예컨대 알루미늄막 또는 알루미늄 합금막을 형성한다.
도 13을 참조하면, 상기 도 12A 또는 도 12B의 금속막(317 또는 319)이 형성된 결과물을 도 5에서와 같이 350℃ 내지 500℃의 온도에서 열처리하여 평탄화된 제2 도전층(321), 즉 평탄화된 금속합금막을 형성한다. 이때, 상기 금속라이너(315) 및/또는 금속 플러그(316)는 금속막(317 또는 319)과 서로 반응하여 제2 도전층(321) 내에 함유된다.
도 11 내지 도 13에서 콘택홀이 비아홀인 경우에, 제2 도전층(321)을 형성하기 위한 금속막(317 또는 319) 및 제1 도전층(303)은 모두 구리막으로 형성할 수도 있다. 이때, 도 12A의 금속 라이너(315) 또는 도 12B의 금속 플러그(316)은 구리 라이너 또는 구리 플러그로 형성하는 것이 바람직하다. 상기 구리 라이너 또는 구리 플러그는 구리를 함유하는 금속 소오스를 사용하는 선택적 MOCVD 방법으로 형성한다.
상기 금속막(317 또는 319) 및 제1 도전층(303)을 구리막으로 형성하는 경우에, 콘포말한 금속막은 적어도 장벽금속막으로 형성하는 것이 바람직하다. 이는, 구리막이 층간절연막 패턴과 접촉하는 경우에, 구리막 내의 구리원자들이 층간절연막 패턴 내부로 확산하는 성질이 강하기 때문이다.
또한, 도 11 내지 도 13에서 콘택홀이 금속 콘택홀인 경우에, 제2 도전층 (321)을 형성하기 위한 금속막(317 또는 319)을 구리막으로 형성할 수도 있다. 이때, 도 12A의 금속 라이너(315) 또는 도 12B의 금속 플러그(316) 역시 구리 라이너 또는 구리 플러그로 형성하는 것이 바람직하다. 상기 금속막(317 또는 319)을 구리막으로 형성하는 경우에, 콘포말한 금속막 역시 장벽금속막으로 형성하는 것이 바람직하다
도 13을 다시 참조하여 상술한 본 발명에 따라 제조된 콘택 구조체를 설명하기로 한다.
도 13을 참조하면, 반도체기판(301) 상에 제1 도전층(303)이 형성되고, 상기 제1 도전층(303)이 형성된 결과물 상에 상기 제1 도전층(303)의 소정영역을 노출시키는 콘택홀을 갖는 층간절연막 패턴(305)이 형성된다. 상기 제1 도전층(303)이 알루미늄막, 알루미늄 합금막 또는 텅스텐막과 같은 금속막으로 형성된 하부 금속배선인 경우에 상기 콘택홀은 비아홀에 해당한다. 이와는 다르게, 상기 제1 도전층(303)이 불순물층, 폴리실리콘막 또는 내화성금속 실리사이드막과 같은 도전막으로 형성된 경우에 상기 콘택홀은 금속 콘택홀에 해당한다.
상기 층간절연막 패턴(305)의 상부면 상에 콘택홀의 측벽 및 바닥을 노출시키는 금속증착 방지막(313)이 형성된다. 상기 금속증착 방지막(313) 및 상기 층간절연막 패턴(305) 사이에 도전막(311)이 추가로 개재될 수도 있다. 상기 금속증착 방지막(313)은 산화막 또는 질화막과 같은 절연체막이다.
상기 산화막은 금속산화막 또는 실리콘산화막에 해당하고, 상기 질화막은 금속질화막 또는 실리콘질화막에 해당한다. 상기 금속산화막은 산화성이 우수한 금속막이 산화된 물질막, 예컨대 알루미늄 산화막, 타이타늄 산화막, 탄탈륨 산화막, 이트륨 산화막, 지르코늄 산화막, 크롬 산화막, 코발트 산화막, 또는 니켈 산화막이다. 또한, 상기 금속질화막은 알루미늄 질화막과 같은 절연체막일 수도 있다.
따라서, 상기 도전막(311)은 금속증착 방지막(313)을 형성하기 위한 금속막의 일부가 잔존하는 것으로서, 알루미늄막, 타이타늄막, 탄탈륨막, 이트륨막, 지르코늄막, 크롬막, 코발트막, 또는 니켈막 등이 이에 해당한다. 상기 금속증착 방지막(313) 및 상기 층간절연막 패턴(305) 사이에 개재될 뿐만 아니라 상기 콘택홀의바닥 및 측벽 상에 콘포말한(conformal) 금속막이 형성된다. 상기 금속증착 방지막(313) 아래에 도전막(311)이 존재하는 경우에, 상기 콘포말한 금속막은 상기 도전막(311) 및 층간절연막 패턴(305) 사이에 개재된다.
상기 콘택홀이 비아홀인 경우에, 상기 콘포말한 금속막은 웨팅막으로 형성된 제1 금속막(307) 및 장벽금속막으로 형성된 제2 금속막(309)이 차례로 적층된 구조를 갖거나, 상기 제1 및 제2 금속막(307, 309)중 어느 하나일 수도 있다. 상기 웨팅막은 타이타늄막 또는 탄탈륨막이고, 상기 장벽금속막은 도 1에서 설명한 장벽금속막과 동일한 물질막이다.
한편, 상기 콘택홀이 금속 콘택홀인 경우에, 상기 콘포말한 금속막은 저항성 금속막으로 형성된 제1 금속막(307) 및 장벽금속막으로 형성된 제2 금속막(309)이 차례로 적층된 구조를 갖는다. 상기 저항성 금속막 및 장벽금속막은 도 1에서 설명한 저항성 금속막 및 장벽금속막과 동일한 물질막이다.
상기 금속증착 방지막(313) 상에 상기 금속증착 방지막(313)에 의해 노출된 콘택홀 내부를 채우는 제2 도전층(321)이 형성된다. 상기 콘택홀이 비아홀인 경우에 상기 제1 및 제2 도전층(303, 321)은 모두 구리막일 수도 있다. 이때, 상기 콘포말한 금속막은 적어도 장벽금속막을 포함하는 것이 바람직하다. 이는, 구리막이 층간절연막 패턴(305)과 접촉하는 경우에 구리막 내의 구리 원자들이 층간절연막 패턴(305) 내부로 확산하는 성질이 강하기 때문이다. 또한, 상기 콘택홀이 금속 콘택홀인 경우에 상기 제2 도전층(321)은 구리막일 수도 있다. 이때, 상기 콘포말한 금속막 역시 적어도 장벽금속막을 포함하는 것이 바람직하다.
본 발명의 실시예들에 따르면, 어스펙트 비율이 높은 고집적 반도체소자의 콘택홀 또는 그루브의 바닥 및 측벽을 노출시키는 금속증착 방지막을 선택적으로 형성함으로써, 고집적 반도체소자의 콘택홀 또는 그루브를 완전히 채울 수 있음은 물론, 신뢰성을 개선시킬 수 있는 금속배선을 구현할 수 있다.
본 발명은 상기 실시예들에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

Claims (46)

  1. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 소정영역을 식각하여 리세스된 영역(recessed region)을 갖는 층간절연막 패턴을 형성하는 단계;
    상기 층간절연막 패턴이 형성된 결과물 전면에 장벽금속막을 형성하는 단계;
    상기 리세스된 영역 내의 장벽금속막을 노출시키도록, 상기 리세스되지 않은 영역 상에 형성된 장벽금속막 상에만 물질막을 형성하는 단계;
    상기 물질막을 진공중에서 자연산화시키어 금속증착 방지막을 형성하는 단계; 및
    상기 장벽금속막보다 상기 금속증착 방지막 상에 금속 핵이 형성되는 것이 어려운 점을 이용하여, 상기 노출된 장벽금속막에 의해 둘러싸여진 리세스된 영역을 채우는 금속막을 형성하는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 장벽금속막을 형성하는 단계 전에
    상기 층간절연막 패턴이 형성된 결과물 전면에 저항성 금속막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  3. 제2항에 있어서, 상기 저항성 금속막은 타이타늄막 또는 탄탈륨막인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 장벽금속막은 타이타늄 질화막, 탄탈륨 질화막, TiAlN막, TaAlN막, TiSiN막 또는 TaSiN막인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 물질막을 형성하는 단계 전에
    상기 장벽금속막 전면에 구리막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  6. 제1항에 있어서, 상기 물질막을 형성하는 단계는
    상기 장벽금속막이 형성된 반도체기판을 복수개의 공정챔버 및 하나의 트랜스퍼 챔버를 구비하는 물리적기상증착 장비 또는 화학기상증착 장비의 소정의 공정챔버 내에 로딩시키는 단계; 및
    상기 소정의 공정챔버 내에 로딩된 반도체기판 상에 상기 리세스된 영역 내의 장벽금속막을 노출시키는 물질막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  7. 제6항에 있어서, 상기 물질막은 우수한 산화성을 갖는 금속막인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  8. 제7항에 있어서, 상기 우수한 산화성을 갖는 금속막은 알루미늄막(Al), 타이타늄막(Ti), 탄탈륨막(Ta), 지르코늄막(Zr), 스트론티움막(Sr), 마그네슘막(Mg), 바리윰막(Ba), 칼슘막(Ca), 세리움막(Ce), 또는 이트리윰막(Y)인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  9. 제6항에 있어서, 상기 금속증착 방지막을 형성하는 단계는
    상기 물질막이 형성된 반도체기판을 상기 트랜스퍼 챔버로 전송시키는 단계; 및
    상기 트랜스퍼 챔버 내부를 소정의 진공도로 유지시키어 상기 물질막을 자연산화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  10. 제9항에 있어서, 상기 소정의 진공도는 10-8Torr 내지 1기압인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  11. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 소정영역을 식각하여 리세스된 영역(recessed region)을 갖는 층간절연막 패턴을 형성하는 단계;
    상기 층간절연막 패턴이 형성된 결과물 전면에 장벽금속막을 형성하는 단계;
    상기 리세스된 영역 내의 장벽금속막을 노출시키도록, 상기 리세스되지 않은 영역 상에 형성된 장벽금속막 상에만 물질막을 형성하는 단계;
    상기 장벽금속막 및 상기 물질막이 형성된 반도체기판을 열처리하여 상기 물질막이 산화된 금속증착 방지막을 형성함과 동시에 상기 장벽금속막의 그레인 경계 영역을 산소원자로 채우는 단계; 및
    상기 장벽금속막보다 상기 금속증착 방지막 상에 금속 핵이 형성되는 것이 어려운 점을 이용하여, 상기 열처리된 장벽금속막에 의해 둘러싸여진 리세스된 영역을 채우는 금속막을 형성하는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  12. 제11항에 있어서, 상기 장벽금속막 및 상기 물질막은 인시투(in-situ) 공정으로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  13. 제11항에 있어서, 상기 장벽금속막 및 상기 물질막을 열처리하는 공정은 400℃ 내지 550℃의 온도 및 질소 분위기에서 30분 내지 60분 동안 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  14. 제11항에 있어서, 상기 장벽금속막 및 상기 물질막을 열처리하는 공정은 550℃ 내지 850℃의 온도 및 암모니아 가스 또는 질소 가스 분위기에서 10초 내지 120초 동안 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  15. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 소정영역을 식각하여 리세스된 영역(recessed region)을 형성하는 단계;
    상기 리세스된 영역이 형성된 결과물 전면에 콘포말한(conformal) 금속막을 형성하는 단계;
    상기 콘포말한 금속막이 형성된 반도체 상에 상기 리세스된 영역의 바닥 및 측벽 상의 콘포말한 금속막을 노출시키는 금속증착 방지막(anti-nucleation layer)을 형성하는 단계; 및
    상기 콘포말한 금속막보다 상기 금속증착 방지막 상에 금속 핵이 형성되는 것이 어려운 점을 이용하여, 상기 노출된 콘포말한 금속막에 의해 둘러싸여진 영역을 채우는 금속막을 형성하는 단계를 포함하는 반도체소자의 금속배선 형성방법.
  16. 제15항에 있어서, 상기 리세스된 영역은 하부 금속배선을 노출시키는 비아홀인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  17. 제16항에 있어서, 상기 콘포말한 금속막은 웨팅막 및 장벽금속막중 어느 하나로 형성하거나 상기 웨팅막 및 상기 장벽금속막을 차례로 적층시키어 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  18. 제17항에 있어서, 상기 웨팅막은 타이타늄막 또는 탄탈륨막인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  19. 제17항에 있어서, 상기 장벽금속막은 타이타늄 질화막, 탄탈륨 질화막, TiAlN막, TaAlN막, TiSiN막 또는 TaSiN막인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  20. 제15항에 있어서, 상기 리세스된 영역은 불순물층, 폴리실리콘막 또는 내화성금속 실리사이드막을 노출시키는 금속 콘택홀인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  21. 제20항에 있어서, 상기 콘포말한 금속막은 저항성 금속막 및 장벽금속막을 차례로 적층시키어 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  22. 제15항에 있어서, 상기 노출된 콘포말한 금속막에 의해 둘러싸여진 영역을 채우는 금속막을 형성하는 단계는
    상기 노출된 콘포말한 금속막에 의해 둘러싸여진 영역 내에 선택적으로 금속 플러그를 형성하는 단계; 및
    상기 금속 플러그를 덮는 배선용 금속막을 형성하는 단계를 포함하는 것을특징으로 하는 반도체소자의 금속배선 형성방법.
  23. 제22항에 있어서, 상기 금속 플러그는 알루미늄 플러그인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  24. 제23항에 있어서, 상기 알루미늄 플러그는 알루미늄을 함유하는 전구체를 사용하는 선택적 MOCVD(metal organic CVD) 공정으로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  25. 제24항에 있어서, 상기 알루미늄을 함유하는 전구체는 트리메틸 알루미늄(Tri Methyl Aluminum; (CH3)3Al), 트리에틸 알루미늄(Tri Ethyl Aluminum; (C2H5)3Al), 트리이소 부틸 알루미늄(Tri Iso Butyl Aluminum; ((CH3)2CHCH2)3Al), 다이메틸 알루미늄 하이드라이드(Di Methyl Aluminum Hydride; (CH3)2AlH), 다이메틸 에틸 아민 알란(Di Methyl Ethyl Amine Alane; (CH3)2C2H5N:AlH3), 알킬 피로리딘 알란(Alkyl Pyrroridine Alane; R(C4H8)N:AlH3), 및 트리터셔리 부틸 알루미늄(Tri Tertiary Butyl Aluminum; ((CH3)3C)3Al)으로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  26. 제15항에 있어서, 상기 노출된 콘포말한 금속막에 의해 둘러싸여진 영역을 채우는 금속막을 형성하는 단계는
    상기 노출된 콘포말한 금속막에 의해 둘러싸여진 영역 내에 선택적으로 금속 라이너를 형성하는 단계; 및
    상기 금속 라이너가 형성된 반도체기판 전면에 상기 금속 라이너에 의해 둘러싸여진 영역을 채우는 평탄화된 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  27. 제26항에 있어서, 상기 금속 라이너는 알루미늄 라이너인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  28. 제27항에 있어서, 상기 알루미늄 라이너는 알루미늄을 함유하는 전구체를 사용하는 선택적 MOCVD(metal organic CVD) 공정으로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  29. 제28항에 있어서, 상기 알루미늄을 함유하는 전구체는 트리메틸 알루미늄(Tri Methyl Aluminum; (CH3)3Al), 트리에틸 알루미늄(Tri Ethyl Aluminum; (C2H5)3Al), 트리이소 부틸 알루미늄(Tri Iso Butyl Aluminum; ((CH3)2CHCH2)3Al), 다이메틸 알루미늄 하이드라이드(Di Methyl Aluminum Hydride; (CH3)2AlH), 다이메틸에틸 아민 알란(Di Methyl Ethyl Amine Alane; (CH3)2C2H5N:AlH3), 알킬 피로리딘 알란(Alkyl Pyrroridine Alane; R(C4H8)N:AlH3), 및 트리터셔리 부틸 알루미늄(Tri Tertiary Butyl Aluminum; ((CH3)3C)3Al)으로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  30. 반도체기판 상에 형성된 제1 도전층;
    상기 제1 도전층이 형성된 반도체기판 전면에 형성되고, 상기 제1 도전층의 소정영역을 노출시키는 콘택홀을 갖는 층간절연막 패턴;
    상기 층간절연막 패턴의 상부면 상에 형성되고, 상기 콘택홀 내부를 노출시키는 절연체막인 금속증착 방지막; 및
    상기 금속증착 방지막 상에도 형성되고, 상기 콘택홀 내부를 채우는 제2 도전층을 포함하는 콘택 구조체.
  31. 삭제
  32. 제30항에 있어서, 상기 절연체막은 금속산화막인 것을 특징으로 하는 콘택 구조체.
  33. 제32항에 있어서, 상기 금속산화막은 알루미늄 산화막(Al2O3), 타이타늄 산화막(TiO2), 또는 탄탈륨 산화막(Ta2O5)인 것을 특징으로 하는 콘택 구조체.
  34. 제30항에 있어서, 상기 절연체막은 알루미늄 질화막(AlN)인 것을 특징으로 하는 콘택 구조체.
  35. 제30항에 있어서, 상기 금속증착 방지막 및 상기 층간절연막 패턴 사이에 개재된 도전층을 더 구비하는 것을 특징으로 하는 콘택 구조체.
  36. 제35항에 있어서, 상기 도전층은 산화성이 우수한 금속막인 것을 특징으로 하는 콘택 구조체.
  37. 제36항에 있어서, 상기 산화성이 우수한 금속막은 알루미늄막, 타이타늄막, 탄탈륨막, 이트륨막, 지르코늄막, 크롬막, 코발트막, 또는 니켈막인 것을 특징으로 하는 콘택 구조체.
  38. 제30항에 있어서, 상기 제2 도전층은 알루미늄막 또는 알루미늄 합금막인 것을 특징으로 하는 콘택 구조체.
  39. 제30항에 있어서, 상기 제1 도전층은 하부 금속배선인 것을 특징으로 하는 콘택 구조체.
  40. 제39항에 있어서, 상기 하부 금속배선은 알루미늄막, 알루미늄 합금막, 또는 텅스텐막인 것을 특징으로 하는 콘택 구조체.
  41. 제40항에 있어서, 상기 금속증착 방지막 및 상기 층간절연막 패턴 사이에 개재되고, 상기 콘택홀의 바닥 및 측벽 상에 형성된 콘포말한 금속막을 더 구비하는 것을 특징으로 하는 콘택 구조체.
  42. 제41항에 있어서, 상기 콘포말한 금속막은 웨팅막 및 장벽금속막이 차례로 적층된 구조를 갖거나 상기 웨팅막 및 상기 장벽금속막중 어느 하나인 것을 특징으로 하는 콘택 구조체.
  43. 제41항에 있어서, 상기 웨팅막은 타이타늄막 또는 탄탈륨막인 것을 특징으로 하는 콘택 구조체.
  44. 제30항에 있어서, 상기 제1 도전층은 불순물층, 폴리실리콘막 또는 내화성금속 실리사이드막인 것을 특징으로 하는 콘택 구조체.
  45. 제44항에 있어서, 상기 금속증착 방지막 및 상기 층간절연막 패턴 사이에 개재되고, 상기 콘택홀의 바닥 및 측벽 상에 형성된 콘포말한 금속막을 더 구비하는 것을 특징으로 하는 콘택 구조체.
  46. 제45항에 있어서, 상기 콘포말한 금속막은 저항성 금속막 및 장벽금속막이 차례로 적층된 구조를 갖는 것을 특징으로 하는 콘택 구조체.
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