KR20040059836A - 반도체 소자의 콘택 형성방법 - Google Patents

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Abstract

본 발명은 별도의 배리어막 증착없이 질화 급속열처리 공정을 이용하여 반도체 기판과 금속 배선 사이의 티타늄실리사이드 콘택 및 배리어막을 동시에 형성함으로써 제조공정을 단순화시킬 수 있으며, 후속 열공정 시 전기적 특성의 열화가 없는 안정한 콘택 및 배리어막을 형성시킬 수 있다. 본 발명의 콘택 형성방법은, 실리콘 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 실리콘 기판의 활성영역을 노출시키는 콘택 홀을 형성하는 단계, 상기 결과물 상에 화학기상증착법을 이용하여 티타늄실리사이드를 증착한 후, NH3또는 N2분위기하에서 급속 열처리(RTP) 공정을 실시하여 상기 실리콘 기판과의 접합 부위에 안정성 TiSi2층 및 안정한 Ti-Si-N 장벽층을 순차적으로 형성함과 동시에 상기 콘택 홀의 측벽과 층간절연막 상부에 TiN 장벽층을 형성하는 단계, 및 상기 콘택 홀내에 도전성 금속을 매립하여 콘택 플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택 형성방법{METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로서, 보다 상세하게는 정션(junction) 특성을 개선할 수 있는 콘택 형성방법에 관한 것이다.
반도체 소자의 배선은 하부 구조물과 상부 구조물을 연결하기 위한 수단으로서, 반도체 소자의 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 제조 공정중 가장 중요한 위치를 점유하고 있다. 집적도가 낮은 반도체 소자의 경우에는 배선 연결을 위한 콘택 홀의 금속 매립 방법이 크게 문제가 되지 않았지만, 최근 반도체 소자의 집적도가 증가할 수록 반도체 기판과 금속 배선간의 연결 부위인 콘택의 크기도 그에 따라 작아진 동시에 종횡비 역시 증가하기 때문에 콘택 형성방법이 심각한 문제로 대두되고 있는 실정이다.
이에 따라, 금속 배선과 반도체 기판과의 연결을 위한 콘택 플러그를 형성하기 전에 낮은 콘택 저항을 얻음과 동시에 실리콘 기판으로의 배선물질의 확산을 방지하기 위해, 일반적으로 실리콘 기판과의 접합(junction) 부위에 콘택과 장벽층으로서의 역할을 수행하는 TiSi2과 TiN의 이중막을 사용하고 있다.
이러한 이중막을 형성하는 방법은 여러가지가 있으나, 디자인 룰(design rule)의 감소에 의해 콘택 사이즈가 점점 작아지면서 상대적으로 피복성이 우수한 화학기상증착(Chemical Vapor Deposition; 이하, CVD라 약함)법이 적용되는 추세에 있다.
도 1a 내지 도 1d는 일반적인 CVD법에 의한 반도체 소자의 콘택 형성방법을 순차적으로 도시한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 층간절연막(12)을 형성한 후, 상기 반도체 기판(11)의 활성 영역을 노출시키도록 상기 층간절연막(12)을 식각하여 콘택 홀(13)을 형성한다.
이어, 도 1b에 도시한 바와 같이, 플라즈마 화학기상증착법(PECVD: Plasma Enhanced Chemical Vapor Deposition)을 이용하여 상기 결과물 상에 티타늄(Ti)을 증착한다. 이때, 상기 층간절연막(12) 위에는 Ti이 증착되며, 상기 노출된 반도체 기판(11)과의 정션부위에는 Ti과 Si과의 반응에 의해 TiSi2층(14)이 형성된다. 또한, 가스 소오스로서, TiCl4및 H2의 혼합가스를 흘려주면서 약 200W 이상의 RF 플라즈마를 형성시켜 증착을 진행한다.
도 1c를 참조하면, 상기 결과물을 CVD 증착 챔버로 이동한 후, TiCl4및 NH3의 가스 분위기하에서 CVD TiN층(17)을 증착한다.
도 1d를 참조하면, 상기 TiN 배리어 막(15) 위에 알루미늄이나 텅스텐 증착공정을 통하여 상기 콘택 홀을 매립하여 콘택 플러그(19)를 형성한다.
이러한 종래 기술의 문제점은 다음과 같이, 크게 두가지가 있다.
첫번째는, 전술한 도 1b에 도시한 CVD Ti 증착 시 상기 콘택 홀(13)의 바텀 부위에 형성되는 TiSi2층(14)의 불안정성이다. 즉, 전술한 방법에 따라 증착 온도인 약 650℃에서 실리콘 기판(11) 상에 증착된 CVD TiSi2층(14)의 투과전자 현미경(Tranmittance Electron Spectroscopy) 단면 사진을 나타낸 도 2a에도시한 바와 같이, 상기 TiSi2층(14)은 Si과의 정션 부위에서 두 개의 층으로 분리되어 있음을 알 수 있다. 또한, 도 2b의 X-선 회절 패턴에서 확인된 바와 같이, 상기 하부층은 불안정한 C49-TiSi2층(14a)이며, 상부층은 완전한 결정질이 형성되지 않은 Ti-Si 혼합층(mixing layer)(14b)이다.
이러한 특성을 갖는 상기 TiSi2층(14)은 후속 열처리 공정시 콘택 부위에 큰 스트레스(stress)를 유발하는 요인이 된다. 이는 전기적 특성의 열화 원인이 되기때문에, 후속의 열처리 온도가 높은 DRAM 소자에서는 더욱 심각한 문제를 야기하게 된다. 즉, 종래 기술에 의한 콘택 형성 시 후속 열공정에 의한 콘택 저항의 열화 현상을 도시한 도 3의 그래프에 나타낸 바와 같이, 열처리 공정 전의 'A' 에 비해 약 800℃에서 1시간 동안 열처리를 수행한 후, 콘택 저항(contact resistance)은'B'와 같이 크게 증가함을 알 수 있다.
전술한 종래기술의 또 하나의 문제점은, CVD TiN막(17)의 장벽(barrier) 특성이 우수하지 못하다는 것이다.
즉, 종래의 CVD 증착 TiN 배리어막과 PVD 증착 TiN 배리어막 위에 후속 공정인 텅스텐 금속 매립시 사용되는 WF6 가스를 플로우하는 경우, 배리어막으로의 F 불순물의 침투정도 차이를 나타낸 도 4의 그래프에 나타낸 바와 같이, CVD TiN막 내의 F 농도는 곡선 'D'와 같이 PVD TiN 내의 F 농도를 나타낸 곡선 'C'에 비해 상당히 열악함을 알 수 있다.
본 발명은 전술한 종래 기술의 문제점을 해소하기 위해 안출된 것으로서, 그 목적은 별도의 배리어막 증착없이 질화 급속열처리 공정을 이용하여 반도체 기판과 금속 배선 사이의 티타늄실리사이드 콘택 및 배리어막을 동시에 형성함으로써 제조공정을 단순화시킬 수 있으며, 후속 열공정 시 전기적 특성의 열화가 없는 안정한 콘택 및 배리어막을 형성시킬 수 있는 반도체 소자의 콘택 형성방법을 제공하는 데이 있다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 형성방법을 순차적으로 도시한 공정 단면도,
도 2a는 종래 기술에 따라 CVD 증착된 TiSi2층의 투과전자현미경(TEM) 사진,
도 2b는 종래 기술에 따라 CVD 증착된 TiSi2층의 X-ray 회절 패턴,
도 3은 종래 기술에 의한 콘택 형성 시 후속 열공정에 의한 콘택 저항의 열화 현상을 도시한 그래프,
도 4는 종래의 CVD 증착 TiN 배리어막과 PVD 증착 TiN 배리어막으로의 F 불순물의 침투정도 차이를 나타낸 그래프,
도 5a 내지 5d는 본 발명에 따른 콘택 형성방법을 순차적으로 도시한 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간 절연막
23 : 콘택 홀 24a : 불안정성 TiSi2층
24b : 안정성 TiSi2층25a : Ti-Si 혼합층
25b : Ti-Si-N 배리어막 27a : Ti 막
27b : TiN 배리어막 29 : 콘택 플러그
상기 목적을 달성하기 위한 본 발명의 콘택 형성방법은, 실리콘 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 실리콘기판의 활성영역을 노출시키는 콘택 홀을 형성하는 단계, 상기 결과물 상에 화학기상증착법을 이용하여 티타늄실리사이드를 증착한 후, NH3또는 N2분위기하에서 급속 열처리(RTP) 공정을 실시하여 상기 실리콘 기판과의 접합 부위에 안정성 TiSi2층 및 안정한 Ti-Si-N 장벽층을 순차적으로 형성함과 동시에 상기 콘택 홀의 측벽과 층간절연막 상부에 TiN 장벽층을 형성하는 단계, 및 상기 콘택 홀내에 도전성 금속을 매립하여 콘택 플러그를 형성하는 단계를 포함함을 특징으로 한다.
바람직하게, 상기 티타늄 실리사이드를 증착하는 단계는, TiCl4및 H2가스 분위기에서 RF 플라즈마를 사용하는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법을 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a 내지 5d는 본 발명에 따른 콘택 형성 방법을 순차적으로 도시한 공정 단면도이다.
도 5a는 반도체 기판(21), 예컨데 실리콘 기판 상에 층간절연막(22)을 형성한 후, 상기 층간절연막(22)을 선택적으로 식각하여 상기 실리콘 기판(21)의 활성영역을 노출시키는 콘택 홀(23)을 형성하는 단계를 나타낸다.
구체적으로, 반도체 기판으로서 트랜지스터를 구비한 실리콘 기판(21)의 전표면 상에 층간절연막(22)을 적층시킨 후, 상기 층간절연막(22)을 선택적으로 식각하여 상기 실리콘 기판(21)의 활성영역을 노출시키는 콘택 홀(23)을 형성한다.
도 5b는 상기 결과물 상에 화학기상증착법을 이용하여 티타늄실리사이드를 증착하는 단계를 나타낸다. 구체적으로, TiCl4및 H2가스 분위기에서 RF 플라즈마를 사용하는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 티타늄실리사이드를 형성한다.
이때, 상기 도 2a의 투과전자현미경 사진에서도 전술한 바와 같이, Si 기판(21)과의 접합(junction) 부위에서는 불안정성 C49-TiSi2층(24a)이 형성되며, 그 상부에는 완전한 결정화가 일어나지 않은 Ti-Si 혼합층(25a)이 형성된다. 그리고, 상기 층간절연막(22) 상부 및 콘택 홀(23)의 측벽에는 Si과의 반응이 일어나지 않으므로 Ti막(27a)이 증착된다. 이때, 증착 온도는 450℃∼800℃ 이며, 증착 두께는 약 500Å 이하가 되도록 한다. 또한, PECVD에 의한 티타늄 증착 후, 박막내의 Cl 불순물을 제거해 주고, 대기 노출 시의 표면 산화를 막아주기 위해 NH3또는 N2분위기 하에서 열처리 공정을 수행할 수도 있다.
도 5c는 NH3또는 N2분위기하에서 급속 열처리(RTP) 공정을 실시하여 상기 실리콘 기판과의 접합 부위에 안정성 TiSi2층(24b) 및 안정한 Ti-Si-N 장벽층(25b)을 순차적으로 형성함과 동시에 상기 콘택 홀(23)의 측벽과 층간절연막(22) 상부에 TiN 장벽층(27b)을 형성하는 단계를 나타낸다.
구체적으로, 상기 결과물을 급속 열처리(Rapid Thermal Processing; RTP) 챔버로 이동하여 NH3또는 N2분위기하에서 열처리를 실시한다. 이때의 RTP 온도는 400℃∼900℃ 범위에서 수행하며, 일정 온도에서 열처리를 수행하는 방법 외에도 저온에서 일정 시간 열처리를 수행한 후 다시 고온에서 열처리를 수행하는 2 단계 또는 다단계(Multi-step) 공정을 사용할 수도 있다.
이러한 급속 열처리(RTP)에 의하면, 도 5c에 도시한 바와 같이, 상기 접합부위의 불완전한 Ti-Si 혼합층(25a)은 질소(Nitrogen)의 침투에 의해 안정한 Ti-Si-N 장벽층(25b)으로 변하게 되며, RTP 온도가 충분히 높은 경우에는 불안정성 C49-TiSi2층(24a)은 안정상인 C54-TiSi2층(24a)으로의 상 변화가 일어나게 된다. 그리고, 상기 층간절연막(22) 상부와 콘택 홀(23)의 측벽에 증착되어 있는 Ti층(27a)은 TiN층(27b)으로 변하게 된다.
최종적으로, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 전기 전도도가 우수한 금속 물질을 상기 결과물 상에 증착한 후, 에치-백 또는 CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정을 수행하여, 도 5d에 도시한 바와 같은 콘택 플러그(29)를 형성한다.
이러한 본 발명에 따르면, 종래 기술에 의한 불안정성 C49-TiSi2과 CVD TiN와 달리, 안정성 C54-TiSi2과 Ti-Si-N 이중막을 형성할 수 있다. 즉, 별도의 TiN 증착 없이도 배리어 특성이 우수한 Ti-Si-N 장벽층(25b)을 형성해 줄 수 있으며, Si과의 콘택 부위에 안정성 C54-TiSi2층(24b)을 형성할 수 있다. 상기 C54-TiSi2층(24b)은 열역학적으로 안정한 상이므로, 후속 열공정에서도 안정하게 유지된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 효과가 다음과 같다.
첫째, 별도의 TiN 증착 없이도 배리어 특성이 우수한 Ti-Si-N 장벽층을 형성할 수 있으며, TiN 증착을 위한 챔버가 불필요함으로써 투자 절감효과가 있다.
둘째, Si과 배선 물질과의 콘택을 C49-TiSi2보다 열역학적으로 안정한 C54-TiSi2로 형성할 수 있기 때문에, DRAM 소자 제작시 문제가 되는 후속 열공정에 의한 전기적 특성 열화를 방지할 수 있다.
셋째, CVD TiN막의 증착공정을 생략함으로써 콘택 홀의 매립이 용이해 지며, 금속 배선 높이가 낮아져 기생 캐패시턴스를 감소시킬 수 있다.

Claims (2)

  1. 실리콘 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 실리콘 기판의 활성영역을 노출시키는 콘택 홀을 형성하는 단계;
    상기 결과물 상에 화학기상증착법을 이용하여 티타늄실리사이드를 증착한 후, NH3또는 N2분위기하에서 급속 열처리(RTP) 공정을 실시하여 상기 실리콘 기판과의 접합 부위에 안정성 TiSi2층 및 안정한 Ti-Si-N 장벽층을 순차적으로 형성함과 동시에 상기 콘택 홀의 측벽과 층간절연막 상부에 TiN 장벽층을 형성하는 단계; 및
    상기 콘택 홀내에 도전성 금속을 매립하여 콘택 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 티타늄 실리사이드를 증착하는 단계는,
    TiCl4및 H2가스 분위기에서 RF 플라즈마를 사용하는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법을 이용하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
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