TWI575660B - 電路與形成其之方法 - Google Patents

Description

電路與形成其之方法

本發明是有關於三維積體電路，特別是提供層間導體(interlayer conductors)以增加元件中電路的層數。

於高密度積體電路的發展中，創造出了具有薄膜通道與其他奈米尺度厚度結構的電晶體結構。舉例而言，包括多個主動層的三維積體電路，在此三維積體電路中，半導體薄膜層係被配置來作為主動元件，例如邏輯電晶體(logic transistor)、開關電晶體(switching transistor)以及記憶電晶體(memory transistor)。在某些種類的三維記憶體積體電路中，記憶體陣列包括了記憶胞的二維陣列的疊層。疊層中的主動層可包括位元線或字元線，舉例而言，必須連接至外部電路(peripheral circuits)，例如解碼器(decoder)、感測放大器(sense amplifier)等等。在某些配置中，主動層的連接方式係藉著由自每個主動層延伸至佈線層(routing layer)的層間連接器來進行。其中，層間連接器可例如是覆於二維陣列疊層之上的圖案化金屬層。圖案化金屬層可用來在記憶體陣列與適當的外部電路之間傳輸訊號與偏壓。相似 的訊號佈線結構可用於其他種類的三維積體電路。

在這些元件的製造過程中，重要的步驟包括了製作僅接觸一層主動層，或僅接觸所要接觸的多個主動層，且可與奈米尺度薄膜成功接觸的層間導體。

因此有需要提供一種製造技術，用來在製造可接觸薄膜主動層的層間導體時，提升可靠度以及製造毛利(manufacturing margin)。

本揭露內容係描述一種技術，此技術可改善與薄層半導體層所形成的接觸。

本揭露內容係描述一種形成電路的方法，此方法包括於基板上利用半導體材料形成半導體材料層。此半導體層可為例如具有小於20奈米厚度的矽薄膜層。此方法包括於半導體材料層之上形成層間絕緣層。於層間絕緣體中蝕刻開口，以於半導體材料層上暴露落著區(landing area)。由開口所暴露的半導體材料藉由於該開口中添加半導體材料來增加厚度。添加半導體材料的製程可包括毯覆沉積(blanket deposition)，或僅在落著區中選擇性成長。此製程包括至少於開口中的落著區上沉積反應前驅物(reaction precursor)。反應前驅物可為用來與矽薄膜層接觸的金屬矽化物(silicide)前驅物。此製程也包括促使前驅物與半導體材料於開口中進行反應。於開口中形成與反應產物接觸的層間導體。

舉例而言，可用鎢來形成矽薄膜層與層間導體，反應前驅物可包括鈦(titanium)與氮化鈦(titanium nitride)的多層組合。此些用來作為金屬矽化物前驅物以與矽反應形成金屬矽化物的材料，也用來作為層間導體形成時的黏著劑與阻障材料。包括金屬矽化物前驅物的材料可於落著區中形成金屬矽化物。

此處所描述之技術係配置來與薄膜半導體薄層形成接觸。其中，薄膜半導體層係邏輯電晶體、開關電晶體、記憶電晶體以及內連線(interconnects)的一部分。

本揭露內容之其他方面以及優點，可由圖式及以下的詳細敘述來理解。

10、50、100‧‧‧半導體層

11、51、101‧‧‧絕緣層

12、32、34‧‧‧薄膜矽層

13‧‧‧層間絕緣體

14‧‧‧氮化矽層

15、54、75、115‧‧‧材質層

16、36、80、130、272‧‧‧層間導體

18A、18B‧‧‧區域

20‧‧‧區域

30‧‧‧空穴

33‧‧‧絕緣體

52‧‧‧薄膜層

53、103、246‧‧‧層間介電層

56‧‧‧閘極結構

57‧‧‧區域

58‧‧‧閘極介電層

60‧‧‧落著區

65‧‧‧側壁阻障材料

66、68‧‧‧區域

67‧‧‧半導體材料層

70、120‧‧‧光阻層

71、121‧‧‧摻質

77、118‧‧‧區域

81、82、131、132‧‧‧連接器

85、125‧‧‧上表面

102‧‧‧薄膜半導體層

105‧‧‧阻障層

110‧‧‧區域

206.1~206.8‧‧‧薄膜多晶矽層

240‧‧‧內襯

256.1~256.8‧‧‧增厚區域

264、266、268‧‧‧開口

286.1~286.8‧‧‧區域

905、930‧‧‧匯流排

910‧‧‧控制邏輯

920‧‧‧區塊

940、950、970‧‧‧解碼器

945‧‧‧串列選擇線/接地選擇線

955‧‧‧字元線

960‧‧‧記憶體陣列

965‧‧‧全域字元線

975、985‧‧‧資料線

980‧‧‧寫入緩衝電路

990‧‧‧多層資料緩衝區

991‧‧‧輸入/輸出電路

993‧‧‧資料途徑

第1圖繪示與薄膜半導體層接觸之層間導體的簡化剖面圖。其中，此薄膜半導體層具有因結塊現象(agglomeration)作用所產生的空穴(void)。

第2圖為與薄膜半導體層接觸之層間導體的穿透式電子顯微鏡(transmission electron microscope,TEM)影像，其顯示了因結塊現象所產生的空穴。

第3圖至第10圖係繪示形成如本文所描述之與薄膜半導體層接觸之層間導體的各階段結構剖面圖。

第11圖至第16圖繪示形成如本文所描述之薄膜半導體層的層間導體接觸之替代製程中的各階段結構剖面圖。

第17圖至第19圖係繪示形成包括如本文所描述之層間導體的階梯狀接觸(stairstep contact)的各階段結構剖面圖。

第20圖係繪示如本文所描述之積體電路的簡化方塊流程圖，此積體電路包括作為位於薄膜半導體層上用來作為接觸的加厚落著區。

本文提供本發明之實施例的詳細描述，並參照圖式第1圖至第20圖。

第1圖為一簡化方塊透視圖，繪示了於形成接觸至薄膜半導體層時可能遇到的問題。如本文所用的薄膜半導體層為具有厚度小於20奈米的半導體層。

第1圖所示之結構包括半導體層10，例如位於單晶半導體芯片(chip)或晶圓(wafer)之上，或者是位於其他種類的結構基板(structural substrate)上的半導體層。絕緣層11覆於半導體層10之上。薄膜矽層12覆於絕緣層11之上。層間絕緣體13覆蓋在薄膜矽層12之上。層間導體16，例如鎢插塞(tungsten plug)，配置在形成於層間絕緣體13中的開口內。於所繪示的結構中，製程包括於層間絕緣體13之上形成氮化矽層14。其中，層間絕緣體13包括位於開口側壁上的間隙壁(spacer)，用來作為層間絕緣體13與層間導體16之間的阻障層(barrier layer)。並且，用來形成鎢插塞的材質層15可包括鈦與氮化鈦以用來作為開口之內襯，並為整體結構提供黏著與阻障的功能。此些材料 也包括金屬矽化物前驅物，至少包括鈦。第1圖中的區域20代表金屬矽化物，也許還包括由材質層15中的前驅物材料(以及層間導體16中可能有的潛在材料)與薄膜矽層12反應而形成的其他化合物。

於一些製程當中，此結構在形成層間導體16，例如鎢插塞，之前會進行退火(anneal)，以在區域20中進行反應而生成金屬矽化物與其他材料。而且，在一些製程當中，可於開口形成之後執行佈植製程以增加薄膜矽層12於接觸區中的摻雜濃度。

在薄膜矽層12中的矽與材質層15中的材料所進行的反應中，薄膜矽層12係作為矽的來源。此反應可造成矽與其他反應物於區域20中的遷移(migration)與結塊現象，其中結塊現象係由薄膜矽層12中的矽所供應。當薄膜矽層12非常薄時，可以使來自於圍繞層間導體16之落著區的區域，如圖上所標示的區域18A與區域18B，產生矽的遷移。矽的遷移可於薄膜矽層12中產生空穴，或者是增加薄膜矽層12的片電阻(sheet resistance)。

第2圖為層間導體36的穿透式電子顯微影像。其中，層間導體36穿過層間絕緣體33而與薄膜矽層34產生接觸。於此例中，薄膜矽層34，在本實施例中為多晶矽，覆於另一個薄膜矽層32之上。矽氧化物層把薄膜矽層32與薄膜矽層34分開。本影像的比例尺標明於左下方的橫條，顯示層間導體36的落著 區之直徑約為80奈米。薄膜矽層32與薄膜矽層34的厚度約5奈米。落著區中金屬矽化物的厚度為薄膜矽層34的二倍以上。

影像中可看到空穴30形成於層間導體36之落著區的周圍，這個現象係來自於金屬矽化物形成時矽在落著區內所產生的結塊現象。本文所描述的製程，可避免形成這種空穴。

第3圖至第10圖係繪示在形成電路之製程中各階段的結構剖面圖。第3圖係繪示在形成數個構件之後所得的結構，此些構件包括半導體層50，其可例如為一半導體晶圓，或形成於具有各種其他下層結構之基材上的半導體材料層。於半導體層50之上配置絕緣層51。於絕緣層51之上配置半導體材料所形成之薄膜層52(以下簡稱薄膜層52)。例如化學氣相沉積(chemical vapor deposition)或是原子層沉積(atomic layer deposition)的製程可用於形成薄膜層52。圖案化製程，例如微影(photolithographic)製程，可用來在薄膜層52上形成結構。舉例而言，薄膜層52可包括半導體材料之條帶，並具有用來作為薄膜電晶體之通道的區域57。而且此條帶可包括一延伸部，穿過落著區60並位於層間導體與薄膜層形成接觸之處。第3圖所繪示之結構顯示閘極結構56覆於區域57之上，並藉由閘極介電層58與區域57分隔。所以，此結構形成了具有薄膜層延伸部的薄膜電晶體，並且在薄膜層延伸部中通道本體係穿過落著區60而形成。摻雜雜質的圖案根據特定元件的需求可用在各種類型的薄膜電晶體中，以形成源極/汲極區域、作為接觸的落著區，以及其 他特徵圖案。並且，此結構還繪示了層間介電層53，層間介電層53可藉由閘極結構56形成後所採用的後續製程來形成。層間介電層53可包括矽氧化物、多層不同種類的矽氧化物、包括多種介電材料的多層結構等等。於第3圖中，材質層54配置於層間介電層53之上。材質層54可作為蝕刻製程的硬罩幕層，用以形成暴露位於薄膜層52上之落著區60的開口。於一些實施例中，當層間介電層53包括矽氧化物時，材質層54可包括氮化矽。

第4圖係繪示在第3圖之結構上沉積側壁阻障材料65之步驟後的結構剖面圖。此一步驟可用於本發明的一些實施例中，但其他的實施例可不包括此一步驟。在本實施例中，側壁阻障材料65可包括用於材質層54的相同材料，例如氮化矽。這個步驟會使區域66中的材料厚度大於側壁上的材料厚度，並且大於覆蓋於落著區60上的材料厚度。

第5圖係繪示使用非等向性(anisotropic)蝕刻，以位於開口側壁上的側壁阻障材料65來形成間隙壁之步驟後的結構。於此實施例中，形成間隙壁的側壁阻障材料65也覆蓋了層間介電層53的上表面。而且，第5圖所繪示的結構顯示了在落著區上沉積半導體材料層67之步驟後的階段，此步驟係用來增加位於層間導體與薄膜層52形成接觸之區域中半導體材料的厚度。半導體材料層67可使用與薄膜層52相同的半導體材料。沉積半導體材料層67之步驟可為半導體材料之共形毯覆沉積(conformal blanket deposition)，其係利用化學氣相沉積製程或 其他適合所欲形成之特定材料的製程來實施。共形毯覆沉積的結果，半導體材料層67包括位於區域68中覆於層間介電層53之上，以及作為開口側壁之內襯的材料。

用於薄膜層52的半導體材料厚度小於20奈米，位於落著區中並由開口暴露於外的半導體材料層67厚度可介於1奈米至300奈米之間，用來例如支援接觸的形成。半導體材料的添加量，可由經驗決定，或利用模擬反應製程，例如針對第7圖、第8圖所描述之製程，來加以預測。

第6圖係繪示離子佈植製程中的結構剖面圖，此離子佈植製程係用以增加落著區中半導體材料層67之半導體材料之導電性。此結構包括具有對齊前述開口之開口，並且用來作為佈植遮罩的光阻層70。為了提高接觸特性，此佈植可加入摻質(dopants)71，例如用於n型摻雜的砷及用於p型摻雜的硼。光阻層於佈植製程之後被剝除。於其他實施例中可省略佈植製程。於其他實施例中，為了免除後續佈植的需求，可在用來增加落著區之薄膜層厚度的沉積製程中，沉積已摻雜的半導體材料。

第7圖係繪示剝除光阻層後，並藉由共形沉積內襯至少在落著區中的開口內形成包括反應前驅物的材質層75之後的結構。在一實施例中，層間導體係由鎢形成，材質層75可包括由鈦與氮化鈦之組合所構成的多層結構，並且可對層間導體提供黏著與阻障功能。鈦與氮化鈦為與矽反應的反應前驅物，可在落著區中至少形成矽化鈦(titanium silicide)。對於銅製的層間導 體，材質層75可包括鉭(tantalum)與氮化鉭(tantalum nitride)或其他的材料。其他種類的反應前驅物可使用於材質層75中，包括其他與半導體層反應的材料，例如鈷(cobalt)、鎢、鎳(nickel)、鉑(platinum)及鉬(molybdenum)等等。

第8圖係繪示在進行退火製程之後的結構剖面圖，此退火製程可以例如是，促使材質層75中的材料與半導體層進行反應，並於區域77中形成反應產物的快速熱退火(rapid thermal anneal)製程。在薄膜層52之半導體材料為矽、材質層75中的材料包括金屬矽化物前驅物的實施例中，退火促使金屬矽化物形成於區域77中。

第9圖係繪示在沉積用來形成層間導體80之導電材料後的結構剖面圖。於一例中，層間導體80的材料包括鎢。也可使用其他的導電材料。

第10圖係繪示在進行平坦化製程，例如化學機械研磨(chemical mechanical polishing)，以於層間導體80之上形成平滑的上表面85，並移除覆蓋於層間介電層53上，先前用來做為硬罩幕之部分殘餘側壁阻障材料65後的結構剖面圖。此平坦化製程可用於或可不用於圖案化導體佈植中。另外，第10圖還繪示連接器81與連接器82，用來代表積體電路上層間導體80和圖案化導線之間的連接關係。

增加位於落著區上之區域77中半導體材料厚度的結果，可避免或減少於薄膜層52中形成空穴，並可改善接觸電 阻以及薄膜層52的片電阻。層間導體80可以填充在佈線平面與垂直形狀兩個方向都具有不同形式的開口，包括溝槽狀的開口、橢圓形或圓形的介層開口(via openings)、雙層鑲嵌(dual-damascene)開口等等。而且，被層間導體80所填充的開口在佈線平面及垂直方向皆可以為蜿蜒狀的蛇形。

如第3圖所示，被繪示出來的一部分薄膜層52可作為薄膜半導體材料層的延伸部，此薄膜半導體材料層係用以形成薄膜電晶體的通道。於其他實施例中，薄膜層52可做為閘極導體或元件之主動層中其他的元件。

第11圖至第16圖係繪示一替代製程中各階段的結構剖面圖。第11圖係繪示經過一系列如第3、4、5圖所繪示之步驟後的結構剖面圖，此一系列步驟包括於絕緣層101之上形成薄膜半導體層102，其中，絕緣層101和薄膜半導體層102係依序形成於另外的半導體層100之上。圖案化層間介電層103以於半導體薄膜層102的落著區之上形成開口。形成如第11圖所示之氮化矽阻障層105。然而，在第11圖中用於增加薄膜半導體層102之半導體材料厚度的製程，包括在經由落著區上的開口暴露於外的區域110中進行磊晶成長，此磊晶成長製程可選擇性地增厚薄膜半導體層102而不會形成側壁。這可使層間導體的佈局尺寸更小。舉例而言，針對包含有多晶矽的薄膜半導體層102，在形成開口之後，採用多晶矽選擇性磊晶成長製程來增厚經由開口暴露於外之落著區中的薄膜半導體層102。選擇性矽磊晶成長製程可 以使用習知技術來加以實施，例如M.Goulding所著的THE SELECTIVE EPITAXIAL GROWTH OF SILICON論文中記載的技術，登載於Journal de Physique IV,1991,02(C2),pp.C2-745-C2-778.當中(<10.1051/jp4：1991290>，<jpa-00249881>)；其中該論文可通過引用併入(incorporated by reference)的方式，全文收載於本揭露內容之中。

對於厚度小於20奈米的薄膜半導體層102的半導體材料而言，例如為了支持接觸的形成，以磊晶成長層製程於區域110之中所添加的厚度可介於1奈米至300奈米之間。可由經驗來決定所添加半導體材料的量，或利用反應製程，例如針對第13圖、第14圖所描述之製程的的模擬來加以預測。

第12圖係繪示進行離子佈植製程以改善接觸區中半導體材料之導電性時的結構剖面圖。此結構包括具有用來定義前述開口之開口圖案，並作為佈植遮罩的光阻層120。此佈植可加入摻雜物121，例如用於n型摻雜的砷及用於p型摻雜的硼。光阻層120於佈植製程之後被剝除。於其他實施例中可省略佈植製程。於其他實施例中，為了免除後續佈植的需求，可在用來增加落著區薄膜層厚度之沉積製程中，沉積已摻雜的半導體材料。

第13圖係繪示剝除光阻層後，並藉由共形沉積內襯至少在落著區中的開口內，形成包括反應前驅物的材質層115之後的結構。在一實施例中，層間導體可以由鎢所形成，材質層115可包括由鈦與氮化鈦之組合所構成的多層結構，並且可對層間導 體提供黏著與阻障功能。鈦與氮化鈦為與矽反應的反應前驅物，可在落著區中至少形成矽化鈦。對於銅製的層間導體，材質層115可包括鉭與氮化鉭或其他的材料。其他種類的反應前驅物可使用於材質層115中，包括其他與半導體層反應的材料，例如鈷、鎢、鎳、鉑及鉬等等。

第14圖係繪示在進行退火製程之後的結構剖面圖，退火製程例如快速熱退火，會促使材質層115中的材料與薄膜半導體層102在區域110中進行反應，並於區域118中形成反應產物。在本實施例中，薄膜半導體層102之半導體材料為矽、材質層115中的材料包括金屬矽化物前驅物，此一退火會促使金屬矽化物形成於區域118中。

第15圖係繪示在沉積用來形成層間導體130的導電材料之後的結構剖面圖。於一實施例中，層間導體的材料包括鎢。也可使用其他的導電材料。

第16圖繪示在進行平坦化製程，例如化學機械研磨，以於層間導體130之上形成平滑的上表面125，並移除覆蓋於層間介電層103上，之部分殘餘阻障層105後的結構剖面圖。此平坦化製程可用於或可不用於圖案化導體佈植中。另外，第16圖還繪示連接器131與連接器132，用來代表積體電路上層間導體130與圖案化導線的連接關係。

增加位於落著區上區域118中半導體材料厚度的結果，可避免或減少於薄膜半導體層102中形成空穴，並可降低接 觸電阻以及薄膜半導體層102的片電阻。

第17、18、19圖係繪示於位在包括多層薄膜多晶矽層之三維積體電路上的階梯狀圖案(stairstep pattern)中形成層間導體的結構剖面圖。於此實施例中，此三維積體電路包括薄膜多晶矽層206.1至206.8。如上所述，本文所述之技術也可用其他種類的半導體材料。

薄膜多晶矽層206.1至206.8係與絕緣層交替沉積，藉以於積體電路上形成主動層之疊層。蝕刻此疊層以於各主動層上暴露落著區，並具有層間介電層246覆於疊層上。蝕刻停止材料(etch stop material)，例如氮化矽，所構成的內襯240，可內襯於蝕刻形成所示之階梯狀開口之後，以及形成層間介電層246之前，的結構中。開口264、268、266具有不同的深度，取決於要形成接觸之主動層的深度。此處所述，如第17圖所繪示之結構，係藉由利用光阻252進行圖案化蝕刻形成開口之製程所製備而成，用以暴露出位於薄膜多晶矽層206.1至206.8之每一層的落著區。

多種技術可用來達成此一目的。此處揭露一個與本案申請人共同擁有的(commonly owned)美國專利申請案，申請號為13/867,905，申請日為2013年4月22日，標題為INTERLAYER CONDUCTOR AND METHOD FOR FORMING，現已公告為美國專利案，編號8,928,149，其中該專利通過引用併入的方式，將此專利全文收載於本揭露內容之中。

第18圖所繪示之結構係藉由剝除光阻，以及進行增加經由開口所暴露之落著區中薄膜多晶矽層206.1至206.8厚度的製程來達成。如上文所討論，二種技術可增加薄膜半導體層的厚度，包括化學氣相沉積以及選擇性磊晶成長。因此，在進行增厚製程之後，薄膜半導體層會具有增厚區域256.1至256.8，位於對應的薄膜主動層上的落著區之中。

第19圖係繪示在進行添加反應前驅物、促使區域286.1至286.8中金屬矽化物的生成的退火製程，以及以例如鎢之導體填充開口以作為層間導體272等多項製程之後的結構剖面圖。

第3至19圖係繪示了製程各階段的結構剖面圖。此些製程中的步驟對應至所繪示的各階段。應當理解的是，可以組合或以不同的形式進行許多步驟。於某些情況下讀者將會理解，只有在某些其他地方也進行改變時，重排步驟方可得到相同的結果。於其他的狀況下讀者將會理解，只有在某些條件被滿足時，重排步驟方可得到相同的結果。此外，可以理解的是本文有關於步驟的討論係有關於理解本發明，並且應當知道的是用以完成其他功能的眾多的附加步驟可於此些所示的步驟之前、之後以及之間進行。

本文所描述用於形成層間導體的技術，係可用於任何配置薄膜電晶體或是用於連接薄膜電晶體的半導體薄膜層的電路。薄膜電晶體例如可為記憶元件、邏輯元件、類比元件以及 開關元件。此技術也可用於改善例如是可不包括半導體薄膜層的互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)的元件中的接觸特性。

第20圖為一積體電路之示意圖，其中積體電路包括記憶體陣列，記憶體陣列包括記憶胞，記憶胞包括薄膜電晶體。一個例子是例如描述於共同審理中(co-pending)且共同擁有的美國專利中的電路，此專利之申請號為14/284,306，申請日為2014年5月31日，標題為3D INDEPENDENT DOUBLE GATE FLASH MEMORY，其中該專利通過引用併入的方式，將此專利全文收載於本揭露內容之中。於文中所描述的配置，半導體薄膜層上的落著區，例如於階梯狀層間導體結構中的落著區，係以如上所述之方式增厚。於一些實施例中，記憶體陣列可包括三維反及閘陣列與垂直或水平的薄膜電晶體。

於所繪示的範例中，積體電路901包括記憶體陣列960，記憶體陣列960包括一或多個記憶體區塊。

串列選擇線解碼器940耦接多個串列選擇線945，並排列於記憶體陣列960中。偶數/奇數層解碼器950耦接多個偶數/奇數字元線955。全域位元線列解碼器970耦接沿著記憶體陣列960之列排列的複數條全域字元線965，用來對記憶體陣列960進行資料讀取與寫入。位址由控制邏輯910提供到匯流排930上，再到列解碼器970、解碼器940以及偶數/奇數層解碼器950。感測放大器與寫入緩衝電路980透過，例如第一資料線975，耦 接至列解碼器970。感測放大器與寫入緩衝電路980之寫入緩衝區可存儲用於多層寫入的程式碼，或為儲存程式碼之函數的值，以顯示被選定之位元線的寫入或是抑制狀態。列解碼器970可包括電路，用以選擇性地對記憶體中的位元線施加寫入或是抑制電壓，以回應位於寫入緩衝區中資料值。

來自於感應放大器/寫入緩衝電路的感應資料，係經由第二資料線985提供給多層資料緩衝區990。其中，多層資料緩衝區990係經由資料途徑993依序耦合至輸入/輸出電路991。並且在本實施例中，輸入資料係提供至多層資料緩衝區990，用來支在陣列中每一個獨立雙閘記憶胞之每一個獨立側邊上進行的多層寫入操作。

輸入/輸出電路991將資料輸出至位於積體電路901的外部目的地。輸入/輸出資料及控制訊號係經由資料匯流排905來進行移動。其中，資料匯流排905介於輸入/輸出電路991、控制邏輯910以及積體電路901上之輸入/輸出埠，或其他積體電路901內部或外部之資料來源之間。而其中，積體電路901內部或外部之資料來源可以是，例如通用處理器或特殊用途應用電路，或提供單晶片系統(system-on-a-chip)功能，並且被記憶體陣列960所支援之的多種模組的組合。

在第20圖所繪示的實施例中，控制邏輯910使用一偏壓配置狀態機來控制經由位於區塊920中的一個或多個電源供應器所產生或提供之供電電壓，例如讀取、抹除、檢驗或寫入偏 壓的應用。控制邏輯910耦合多層資料緩衝器990以及記憶體陣列960。控制邏輯910包括用來控制多層寫入操作的邏輯。控制邏輯與其他外部電路可包括具有薄膜層延伸的薄膜電晶體，其中如本文所述，通道係形成於此薄膜層中，並位於用於層間導體而加厚的落著區之上。雖然本技術乃參照上述所選的實施例與範例詳細公開，然而應知道這些範例僅是意在說明而非意圖限制。可想而知，本領域技術人員易於對此做出改進與組合，其改進與組合均包括在本發明之技術精神與下列請求項的範圍內。

50‧‧‧半導體層

51‧‧‧絕緣層

52‧‧‧薄膜層

53‧‧‧層間介電層

65‧‧‧側壁阻障材料

75‧‧‧材質層

77‧‧‧區域

80‧‧‧層間導體

81、82‧‧‧連接器

85‧‧‧上表面

Claims (17)

1. 一種形成電路的方法，包括：於一基板上利用一半導體材料形成一半導體材料層；於該半導體材料層之上形成一層間絕緣體；於該層間絕緣體之中蝕刻一開口，以於該半導體材料層上暴露一落著區；添加該半導體材料於該開口中，以增加該開口中之該半導體材料層的厚度；於該開口中之該落著區上沉積一反應前驅物，以使該半導體材料與該反應前驅物於該開口中產生一反應；以及於該開口中形成一層間導體。
2. 如申請專利範圍第1項所述之方法，其中形成該層間導體之步驟包括於該反應之後沉積一導體材料以填充該開口。
3. 如申請專利範圍第1項所述之方法，其中添加該半導體材料之步驟包括沉積該半導體材料以形成一內襯層，至少於該落著區中用來作為該開口的內襯。
4. 如申請專利範圍第1項所述之方法，其中添加該半導體材料之步驟包括使該半導體材料於該開口區中進行一磊晶成長。
5. 如申請專利範圍第1項所述之方法，其中該半導體材料為矽。
6. 如申請專利範圍第1項所述之方法，其中該反應前驅物包括一金屬矽化物前驅物。
7. 如申請專利範圍第6項所述之方法，其中該金屬矽化物前驅物包括鈦。
8. 如申請專利範圍第6項所述之方法，其中該金屬矽化物前驅物包括鈷。
9. 如申請專利範圍第1項所述之方法，其中該層間導體包括鎢。
10. 如申請專利範圍第1項所述之方法，其中該層間導體包括銅。
11. 如申請專利範圍第1項所述之方法，其中由該開口暴露之該落著區具有一最大寬度，該最大寬度為包括該落著區之該半導體材料層之厚度的至少一倍。
12. 如申請專利範圍第1項所述之方法，更包括：形成一薄膜電晶體於該基板上，該薄膜電晶體包括一半導體材料條帶，該半導體材料條帶包括該薄膜電晶體的一通道區域及一延伸部，該延伸部包括該半導體材料層。
13. 如申請專利範圍第1項所述之方法，更包括：形成包括交替堆疊的複數個半導體材料層與複數個絕緣材料層的一疊層，該疊層包括該半導體材料層，該些半導體材料層具有複數個厚度；蝕刻具有該些開口的一開口圖案，使該開口圖案包括該開口，該開口圖案位於該層間絕緣體與該疊層之中，用以暴露每一該些半導體層中的該些落著區；添加該半導體材料於該些開口圖案中，以增加位於被該些開口暴露於外之該些落著區中之該些半導體材料層的厚度；沉積該反應前驅物於被該些開口暴露於外之該些落著區上，並使該半導體材料與該反應前驅物在該些開口中進行反應；以及於該開口中形成包括該層間導體的複數個層間導體。
14. 一種形成電路的方法，包括：形成一矽薄膜層於一基板上；形成一層間絕緣體於該矽薄膜層之上； 於該層間絕緣體之中蝕刻一開口，以於該矽薄膜層上暴露一落著區；添加矽於該開口中，以增加該開口中之該矽薄膜層的厚度；沉積一金屬矽化物前驅物於該開口中之該落著區上，並使矽與該金屬矽化物前驅物在該開口中進行一反應以形成一金屬矽化物；以及形成一層間導體使其與位於該開口中的該金屬矽化物接觸。
15. 如申請專利範圍第14項所述之方法，其中形成該層間導體之步驟包括於該反應之後沉積一導體材料以填充該開口。
16. 如申請專利範圍第14項所述之方法，其中添加矽之步驟包括沉積一矽層，至少於該落著區中用來做為該開口的內襯。
17. 如申請專利範圍第14項所述之方法，其中添加矽之步驟包括於該開口區中進行矽的磊晶成長。