KR102533149B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리 소자가 개시된다. 셀 어레이 영역 및 주변 회로 영역을 포함하는 반도체 메모리 소자에 있어서, 상기 셀 어레이 영역은 바디 도전층 상에 차례로 적층된 복수의 전극들을 포함하는 전극 구조체 및 상기 전극 구조체를 관통하여 상기 바디 도전층에 연결되는 수직 구조체들을 포함한다. 상기 주변 회로 영역은 상기 바디 도전층 상의 잔류 기판 및 상기 잔류 기판을 관통하여 상기 바디 도전층에 연결되는 연결 도전 패턴을 포함한다.

Description

반도체 메모리 소자 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTUREING THE SAME}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 3차원 비휘발성 메모리 소자에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 두께를 줄일 수 있는 반도체 메모리 소자를 제공하는 데 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역은: 바디 도전층 상에 차례로 적층된 복수의 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체를 관통하여 상기 바디 도전층에 연결되는 수직 구조체들을 포함하고, 상기 주변 회로 영역은 상기 바디 도전층 상의 잔류 기판 및 상기 잔류 기판을 관통하여 상기 바디 도전층에 연결되는 연결 도전 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역은: 바디 도전층 상에 차례로 적층된 복수의 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체를 관통하여 상기 바디 도전층에 연결되는 수직 구조체들을 포함하고, 상기 주변 회로 영역은 상기 바디 도전층 상의 잔류 기판 및 상기 잔류 기판을 관통하여 상기 바디 도전층에 연결되는 연결 도전 패턴을 포함하고, 상기 연결 도전 패턴의 하면은 상기 수직 구조체들의 하면과 실질적으로 동일 레벨일 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판을 준비하는 것, 상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고; 상기 주변 회로 영역의 기판의 상부에 매립되는 연결 도전 패턴을 형성하는 것; 상기 셀 어레이 영역의 기판 상부를 제거하는 것; 상기 기판과 연결되는 수직 구조체들을 형성하는 것; 상기 기판의 하부를 제거하여 상기 수직 구조체들의 하부 및 상기 연결 도전 패턴의 하부를 노출하는 것; 및 상기 수직 구조체들의 하부들 및 상기 연결 도전 패턴의 하부와 공통적으로 연결되는 바디 도전층을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 전기적 특성이 개선된 반도체 메모리 소자가 제공될 수 있다. 본 발명의 실시예들에 따르면 반도체 메모리 소자의 두께를 줄일 수 있다. 본 발명의 실시예들에 따르면, 바디 도전층에 연결되는 연결 도전 패턴을 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 2b는 도 2a의 I-I'선에 따른 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 도 2b의 A 영역의 확대도들이다.
도 4a는 본 발명의 실시예들에 따른 도 2b의 B 영역의 확대도들이다.
도 4b 내지 도 4f는 본 발명의 실시예들에 따른 반도체 메모리 소자들의 단면도로, 도 2b의 B 영역의 확대도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 6 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
이하, 도면들을 참조하여, 본 발명의 개념에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 메모리 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL)은 기판으로부터 이격되어, 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR)의 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1-WLn) 및 복수 개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 2b는 도 2a의 I-I'선에 따른 단면도이다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 도 2b의 A 영역의 확대도들이다. 도 4a는 2b의 B 영역의 확대도이다.
도 2a 및 도 2b, 도 3a 및 도 3b, 및 도 4a를 참조하여, 셀 어레이 영역(CR), 연결 영역(ER) 및 주변 회로 영역(PR)을 포함하는 반도체 메모리 소자가 제공될 수 있다. 일 예로, 상기 반도체 메모리 소자는 플래시 메모리 소자일 수 있다. 상기 셀 어레이 영역(CR)은 복수의 메모리 셀들이 제공되는 영역으로, 본 발명의 실시예들에 따르면 도 1의 셀 어레이가 제공되는 영역일 수 있다.
상기 주변 회로 영역(PR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 설명의 간소화를 위하여 상기 셀 어레이 영역(CR)의 일 측에 상기 주변 회로 영역(PR)이 배치된 것으로 도시하였으나, 이와는 달리 상기 주변 회로 영역(PR)은 상기 셀 어레이 영역(CR)의 타 측들 중 적어도 일부에 추가로 배치될 수 있다. 일 예로, 상기 주변 회로 영역(PR)은 상기 셀 어레이 영역(CR)을 둘러쌀 수 있다.
상기 연결 영역(ER)은 이하 설명될 게이트 전극들의 전기적 연결을 위한 접속 패드들이 제공되는 영역일 수 있다. 상기 접속 패드들은 상기 게이트 전극들의 단부들로, 계단 형상을 가질 수 있다.
상기 주변 회로 영역(PR)에 잔류 기판(103)이 제공되고, 상기 잔류 기판(103) 상에 주변 트랜지스터들(PT)이 제공될 수 있다. 상기 주변 트랜지스터들(PT)은 게이트 전극들(PG) 및 게이트 절연층을 포함할 수 있다. 상기 주변 트랜지스터들(PT)은 PMOS 트랜지스터 및/또는 NMOS 트랜지스터를 포함할 수 있다.
상기 잔류 기판(103)은 매립 절연층(BX) 및 상기 매립 절연층(BX) 상의 주변 활성층(UT)을 포함할 수 있다. 상기 잔류 기판(103)은 절연층 상의 반도체(semiconductor-on-insulator) 기판의 일부일 수 있다. 일 예로, 상기 잔류 기판(103)은 SOI(Silicon-On-Insulator) 기판에서 하부 반도체층이 제거된 구조일 수 있다. 상기 잔류 기판(103)은 상기 매립 절연층(BX) 및 상기 주변 활성층(UT)을 관통하는 소자 분리막(102)을 포함할 수 있다. 상기 소자 분리막(102)은 실리콘 산화물을 포함할 수 있다. 상기 매립 절연층(BX)의 측벽은 이하 설명될 게이트 전극들 중 적어도 하나의 측벽과 마주볼 수 있다.
상기 잔류 기판(103)은 게이트 전극들이 형성되는 상면(103a) 및 상기 상면(103a)의 반대면인 하면(103b)을 포함할 수 있다. 일 예로, 상기 잔류 기판의 상면(103a)과 상기 잔류 기판의 하면(103b) 사이의 거리, 즉, 상기 잔류 기판(103)의 두께는 약 50nm 내지 1000㎛일 수 있다.
상기 주변 활성층(UT)은 실질적으로 단결정 실리콘층일 수 있다. 본 명세서에서, 실질적으로 단결정이란 해당 층 내에 결정 입계가 존재하지 않고 결정의 배향(orientation)이 동일한 것을 의미한다. 실질적으로 단결정은 비록 국소적으로(locally) 결정 입계가 존재하거나 배향이 다른 부분이 존재함에도 불구하고 가상적으로(virtually) 해당 층 또는 부분이 단결정인 것을 의미한다. 일 예로, 실질적으로 단결정인 층은 다수의 소각 입계(low angle grain boundary)를 포함할 수 있다.
상기 주변 활성층(UT)은 상기 주변 트랜지스터(PT)의 소스 영역, 드레인 영역, 및 채널 영역이 형성되는 영역일 수 있다. 일 예로, 상기 주변 활성층(UT)은 상기 주변 트랜지스터(PT)의 종류에 따른 P형 또는 N형으로 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 주변 회로 영역(PR)은 상기 잔류 기판(103) 아래에 바디 도전층(10)을 포함할 수 있다. 상기 바디 도전층(10)은 상기 잔류 기판의 하면(103b)과 접할 수 있으나 이에 한정되지 않는다. 상기 바디 도전층(10)은 반도체 물질 및/또는 금속 물질을 포함할 수 있다. 일 예로, 상기 바디 도전층(10)은 폴리 실리콘층과 같은 다결정 반도체층을 포함할 수 있다. 상기 바디 도전층(10)은 실리콘층에 한정되지 않으며 게르마늄층, 실리콘-게르마늄층 등일 수 있다. 상기 바디 도전층(10)은 상기 주변 회로 영역(PR)뿐 아니라, 상기 셀 어레이 영역(CR)에도 제공될 수 있다. 상기 바디 도전층(10)은 제 1 도전형을 가질 수 있다. 일 예로, 상기 제 1 도전형은 p형일 수 있다.
상기 주변 트랜지스터들(PT)을 덮는 층간 절연막들(IL1, IL2)이 제공될 수 있다. 일 예로, 상기 층간 절연막들(IL1, IL2)은 실리콘 산화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 층간 절연막들(IL1, IL2)을 관통하여 상기 주변 트랜지스터들(PT)에 연결되는 주변 콘택(165)이 제공될 수 있다. 상부 층간 절연막(IL2) 내에 제공되고 상기 주변 콘택(165)과 연결되는 주변 배선(PL)이 제공될 수 있다. 상기 주변 콘택(165) 및 상기 주변 배선(PL)은 도핑된 실리콘, 금속, 및 도전성 금속 질화물과 같은 도전 물질을 포함할 수 있다.
상기 셀 어레이 영역(CR)은 상기 바디 도전층(10) 상에 차례로 적층된 게이트 전극들(GP)을 포함하는 전극 구조체들(ST)을 포함할 수 있다. 상기 게이트 전극들(GP) 사이에 절연층들(120)이 제공될 수 있다. 즉, 상기 바디 도전층(10) 상에 게이트 전극들(GP) 및 절연층들(120)이 교대로 반복하여 배치될 수 있다. 최하층 게이트 전극(GP)과 상기 바디 도전층(10) 사이에 버퍼층(111)이 제공될 수 있다 일 예로, 상기 절연층들(120) 및 상기 버퍼층(111)은 실리콘 산화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 버퍼층(111)은 상기 절연층들(120) 보다 얇을 수 있다.
일 예로, 최하층 게이트 전극은 접지 선택 트랜지스터의 게이트 전극, 즉, 도 1의 접지 선택 라인(GSL)의 일부일 수 있으며, 최상층 게이트 전극은 스트링 선택 트랜지스터의 게이트 전극, 즉, 도 1의 스트링 선택 라인(SSL)의 일부일 수 있다. 최하층 게이트 전극과 최상층 게이트 전극 사이의 게이트 전극들은 셀 게이트 전극, 즉, 도 1의 워드 라인들(WL1~WLn)의 일부일 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
상기 전극 구조체들(ST) 내의 게이트 전극들(GP) 각각은 제 1 방향(D1)으로 연장될 수 있다. 상기 전극 구조체들(ST)은 분리 패턴들(145)을 사이에 두고 상호 제 2 방향(D2)으로 이격될 수 있다. 즉, 상기 전극 구조체들(ST) 사이에 분리 트렌치들(141)이 제공되고, 상기 분리 트렌치들(141) 내에 분리 패턴들(145)이 제공될 수 있다. 상기 분리 패턴들(145) 각각은 제 1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 분리 패턴들(145)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 분리 패턴들(145)을 관통하여 상기 바디 도전층(10)에 연결되는 공통 소스 라인들(140)이 제공될 수 있다. 일 예로, 상기 공통 소스 라인들(140) 각각은 제 1 방향(D1)을 따라 연장하는 판(plate) 형태를 가질 수 있다. 이와는 달리, 상기 공통 소스 라인들(140)은 하나의 분리 패턴(145)을 관통하는 복수의 콘택들을 포함할 수 있다.
상기 공통 소스 라인들(140)은 도핑된 실리콘, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 공통 소스 라인들(140)이 도핑된 실리콘을 포함하는 경우, 상기 공통 소스 라인들(140)의 도전형은 상기 바디 도전층(10)의 도전형과 다른 제 2 도전형일 수 있다. 일 예로, 상기 제 2 도전형은 n형일 수 있다. 다른 예로, 상기 공통 소스 라인들(140)은 텅스텐, 티타늄, 탄탈륨, 및 이들의 질화물과 같은 금속 물질을 포함하는 경우, 상기 공통 소스 라인들(140)과 상기 바디 도전층(10) 사이에 텅스텐 실리사이드 등을 포함하는 금속 실리사이드층이 추가로 제공될 수 있다.
상기 전극 구조체들(ST)을 관통하여 상기 바디 도전층(10)에 연결되는 수직 구조체들(VS)이 제공될 수 있다. 상기 수직 구조체들(VS) 각각은 위로부터 아래로 갈수록 폭이 좁아지는 원 기둥 형상일 수 있다. 상기 수직 구조체들(VS)은 상기 바디 도전층(10) 상에 2차원적으로 배열될 수 있다. 본 명세서에서, 2차원적 배열이란 평면적 관점에서 서로 수직한 제 1 방향(D1) 및 제 2 방향(D2)을 따라 각각 복수 개의 행 및 열을 구성하며 배치되는 것을 지칭할 수 있다. 일 예로, 제 1 방향(D1)을 따라 배치된 복수의 수직 구조체들(VS)은 하나의 열을 구성할 수 있으며, 수직 구조체들(VS)의 복수의 열이 하나의 전극 구조체(ST) 내에 배치될 수 있다. 일 예로, 도 2a에 도시된 바와 같이 4열의 수직 구조체들(VS)이 하나의 전극 구조체(ST) 내에 배치될 수 있으나, 이는 예시적인 것이며 4열보다 작은 수의 열 또는 4열보다 큰 수의 열이 하나의 전극 구조체(ST) 내에 배치될 수 있다. 실시예들에 따르면, 홀수 번째 열들을 구성하는 수직 구조체들(VS)은 짝수 번째 열들을 구성하는 수직 구조체들(VS)과 제 1 방향(D1)으로 오프셋되어 배치될 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 상기 수직 구조체들(VS) 각각은 매립 절연층(139), 채널 반도체층(CP) 및 정보 저장층(DS)을 포함할 수 있다. 일 예로, 상기 매립 절연층(139)은 원 기둥에 유사한 형상을 가질 수 있으며, 상기 채널 반도체층(CP) 및 상기 정보 저장층(DS)이 차례로 상기 매립 절연층(139) 상에 제공될 수 있다. 이와는 달리, 상기 매립 절연층(139)이 제공되지 않을 수 있다. 일 예로, 상기 매립 절연층(139)은 실리콘 산화막을 포함할 수 있다. 상기 채널 반도체층(CP)은 다결정 반도체 물질을 포함할 수 있다. 상기 채널 반도체층(CP)은 도핑되지 않은 진성(intrinsic) 상태이거나, 제 1 또는 제 2 도전형 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 채널 반도체층(CP)은 다결정 실리콘층을 포함할 수 있다. 이와는 달리, 상기 채널 반도체층(CP)은 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 다른 실시예에서, 상기 채널 반도체층(CP) 대신하여 금속, 도전성 금속 질화물, 실리사이드와 같은 도전층, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체가 제공될 수 있다. 상기 채널 반도체층(CP)은 그 하부가 오픈된 파이프 형태일 수 있다.
상기 정보 저장층(DS)은 상기 게이트 전극들(GP)에 인접한 블로킹 절연막, 상기 채널 반도체층(CP)에 인접한 터널 절연막, 및 이들 사이의 전하 저장막을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 일 예로, 상기 블로킹 절연막은 제 1 블로킹 절연막 및 제 2 블로킹 절연막을 포함하고, 상기 제 1 및 제 2 블로킹 절연막들 각각은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 상기 제 1 및 제 2 블로킹 절연막들 모두 상기 채널 반도체층(CP)을 따라 수직으로 연장될 수 있으나, 이와는 달리, 상기 제 1 블로킹 절연막의 일부는 상기 게이트 전극들(GP)과 상기 절연층들(120) 사이로 연장될 수 있다.
상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화막 및/또는 고유전막(예를 들어, 하프늄 산화막 또는 알루미늄 산화막)을 포함할 수 있다. 상기 전하 저장막 및 상기 터널 절연막은 상기 채널 반도체층(CP)을 따라 수직으로 연장될 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 상기 정보 저장층(DS)의 하면(DSb), 상기 채널 반도체층(CP)의 하면(CPb), 및 상기 매립 절연층(139)의 하면(139b)은 실질적으로 동일 레벨에 배치 및/또는 실질적으로 동일 평면 상에 배치될 수 있다. 일 예로, 상기 정보 저장층의 하면(DSb), 상기 채널 반도체층의 하면(CPb), 및 상기 매립 절연층의 하면(139b)은 상기 바디 도전층(10)의 상면(10a)과 접할 수 있다. 다른 실시예들에 따르면, 상기 정보 저장층(DS)의 하면(DSb), 상기 채널 반도체층(CP)의 하면(CPb), 및 상기 매립 절연층(139)의 하면(139b)은 이하 설명될 평탄화 공정의 종류에 따라 상호간에 레벨 차이가 존재할 수 있다.
상기 채널 반도체층의 하면(CPb)과 상기 바디 도전층의 상면(10a)은 실질적으로 동일 면일 수 있다. 상기 채널 반도체층(CP)과 상기 바디 도전층(10) 사이에 계면이 관찰될 수 있으나, 이에 한정되지 않는다. 도 3a에 도시된 바와 같이, 상기 버퍼층(111)의 하면은 상기 바디 도전층의 상면(10a)과 접할 수 있으며, 상기 정보 저장층의 하면(DSb), 상기 채널 반도체층의 하면(CPb), 및 상기 매립 절연층의 하면(139b)과 동일 레벨에 배치될 수 있다. 이와는 달리, 도 3b에 도시된 바와 같이, 상기 버퍼층(111)과 상기 바디 도전층(10) 사이에 식각 정지막(113)이 제공될 수 있다. 상기 식각 정지막(113)의 하면은 상기 바디 도전층의 상면(10a)과 접할 수 있으며, 상기 정보 저장층의 하면(DSb), 상기 채널 반도체층의 하면(CPb), 및 상기 매립 절연층의 하면(139b)과 동일 레벨에 배치될 수 있다. 일 예로, 상기 식각 정지막(113)은 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다.
상기 수직 구조체들(VS)은 그 상부에 패드 패턴들(128)을 포함할 수 있다. 상기 패드 패턴들(128)은 도핑된 폴리 실리콘 또는 금속을 포함할 수 있다. 상기 패드 패턴들(128)의 측벽들은 상기 정보 저장층(DS)의 내측면과 접할 수 있다.
상기 수직 구조체들(VS) 상에 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 복수의 수직 구조체들(VS)과 공통적으로 연결될 수 있다. 설명의 간소화를 위하여 도 2a는 비트 라인들(BL)의 일부만을 도시하였다. 상기 비트 라인들(BL)은 비트 라인 콘택들(164)을 통하여 상기 수직 구조체들(VS)과 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)과 상기 수직 구조체들(VS)의 연결 방법은 도 2a에 도시된 바에 한정되지 않으며, 다양한 변형이 가능하다. 일 예로, 상기 비트 라인들(BL)과 상기 비트 라인 콘택들(164) 사이에 서브 비트라인들이 제공될 수 있다. 상기 비트 라인들(BL)과 상기 비트 라인 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다.
도 4a에 도시된 것과 같이, 상기 바디 도전층(10)의 두께(T3)는 상기 잔류 기판(103)의 두께보다 작을 수 있다. 일 예로, 상기 매립 절연층(BX)의 두께(T2)는 상기 바디 도전층(10)의 두께(T3) 보다 클 수 있다. 일 예로, 상기 매립 절연층(BX)의 두께(T2)는 상기 바디 도전층(10)의 두께(T3) 보다 약 1.5배 내지 약 5배일 수 있다. 상기 매립 절연층(BX)의 두께(T2)는 상기 주변 활성층(UT)의 두께(T1) 보다 클 수 있다. 일 예로, 상기 매립 절연층(BX)의 두께(T2)는 상기 주변 활성층(UT)의 두께(T1) 보다 약 1.5배 내지 약 5배일 수 있다. 상기 바디 도전층(10)의 두께(T3)는 상기 주변 활성층(UT)의 두께(T1) 보다 클 수 있다. 일 예로, 상기 바디 도전층(10)의 두께(T3)는 상기 주변 활성층(UT)의 두께(T1)의 약 1.1 배 내지 약 3배일 수 있다.
상기 잔류 기판(103)의 상면은 상기 전극들(GP) 중 최하층 보다 높고 상기 전극들(GP) 중 최상층보다 낮을 수 있다. 일 예로, 상기 주변 활성층(UT)의 상면의 높이는 상기 게이트 전극들(GP) 중 상기 바디 도전층(10)과 가장 가까운 제 1 게이트 전극(GP_L1)의 상면의 높이보다 높을 수 있다. 일 예로, 제 1 게이트 전극(GP_L1)은 하부 선택 게이트 전극일 수 있다. 일 예로, 상기 주변 활성층(UT)의 상면의 높이는 상기 게이트 전극들(GP) 중 상기 바디 도전층(10)과 그 다음으로 가까운 제 2 게이트 전극(GP_L2)의 상면의 높이보다 높을 수 있다. 이와는 달리, 상기 주변 활성층(UT)의 상면의 높이는 상기 제 2 게이트 전극(GP_L2)의 상면의 높이보다 낮을 수 있다.
상기 잔류 기판(103)을 관통하여 상기 바디 도전층(10)에 연결되는 연결 도전 패턴(SK)이 제공될 수 있다. 일 예로, 상기 바디 도전층(10)은 상기 주변 활성층(UT) 및 상기 매립 절연층(BX)을 관통할 수 있다. 상기 연결 도전 패턴(SK)은 상기 주변 회로 영역(PR)에 제공될 수 있다. 상기 연결 도전 패턴(SK)은 도핑된 반도체, 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴(SK)은 상기 바디 도전층(10)과 동일한 제 1 도전형을 가질 수 있다. 일 예로, 상기 연결 도전 패턴(SK)은 p형 불순물로 도핑된 다결정 실리콘을 포함할 수 있다. 상기 연결 도전 패턴(SK)의 하부 폭은 상기 연결 도전 패턴(SK)의 상부 폭 보다 작을 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 상면(SKa)의 폭은 상기 연결 도전 패턴(SK)의 하면(SKb)의 폭보다 클 수 있다. 이와 같은 연결 도전 패턴(SK)의 형상은 상기 연결 도전 패턴(SK)이 제공되는 홀 영역의 식각 프로파일에 따라 결정될 수 있다.
상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 바디 도전층(10)의 상면과 접할 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 하면(SKb)의 높이는 상기 바디 도전층(10)의 상면의 높이와 실질적으로 동일할 수 있다. 상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 수직 구조체들(VS)의 하면과 실질적으로 동일한 레벨일 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 정보 저장층(DS)의 하면(DSb), 상기 채널 반도체층(CP)의 하면(CPb), 및 상기 매립 절연층(139)의 하면(139b)과 실질적으로 동일한 레벨일 수 있다.
상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 잔류 기판(103)의 상면과 실질적으로 동일한 레벨일 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 길이(h1)는 상기 잔류 기판(103)의 두께와 실질적으로 동일할 수 있다.
상기 연결 도전 패턴(SK)은 상기 주변 콘택(165) 중 적어도 하나와 연결될 수 있다. 일 예로, 반도체 메모리 소자의 동작 시, 상기 주변 콘택(165) 및 상기 연결 도전 패턴(SK)을 통하여 상기 바디 도전층(10)에 소정의 전압이 공급될 수 있다. 일 예로, 상기 소정의 전압은 소거 전압일 수 있다.
상기 비트 라인들(BL) 및 상기 주변 배선(PL) 상에 상부 배선들(ML)이 제공될 수 있다. 상기 상부 배선들(ML)은 상부 콘택들(191)을 통하여 상기 비트 라인들(BL) 또는 상기 주변 배선(PL)과 연결될 수 있다. 상기 상부 배선들(ML)과 상부 콘택들(191)은 금속 또는 도전성 금속 질화물을 포함할 수 있다.
상기 상부 배선들(ML) 상에 보호층(193)이 제공될 수 있다. 상기 보호층(193)은 상기 상부 층간 절연막(IL2)을 덮을 수 있다. 일 예로, 상기 보호층(193)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 보호층(193)을 관통하여 상기 상부 배선들(ML)을 노출하는 오프닝이 제공될 수 있으나 설명의 간소화를 위하여 도시를 생략하였다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 바디 도전층(10)과 연결되는 연결 도전 패턴(SK)을 포함할 수 있다. 상기 연결 도전 패턴(SK)을 통하여 상기 바디 도전층(10)에 소정의 전압이 인가될 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 메모리 소자는 상기 셀 어레이 영역(CR) 및 상기 연결 영역(ER)에 잔류 기판(103)이 제공되지 않을 수 있다. 상기 수직 구조체들(VS)은 상대적으로 두께가 얇은 상기 바디 도전층(10)을 통하여 공통 소스 라인들(140)에 연결될 수 있다. 그 결과, 본 발명의 실시예들에 따르면 반도체 메모리 소자의 두께를 감소시킬 수 있다. 이에 따라, 반도체 메모리 소자 내에 적층된 게이트 전극들의 개수 및/또는 복수의 게이트 전극들을 포함하는 게이트 스택의 개수를 증가시켜 반도체 메모리 소자의 집적도를 증가시킬 수 있다.
도 4b 내지 도 4f는 본 발명의 실시예들에 따른 반도체 메모리 소자들의 단면도로, 도 2b의 B 영역의 확대도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 4b를 참조하여, 본 실시예에 따른 반도체 메모리 소자의 잔류 기판(103)은 도 4a와는 달리 매립 절연층을 포함하지 않을 수 있다. 일 예로, 상기 잔류 기판(103)은 매립 절연층을 포함하지 않는 실리콘 단결정층일 수 있다. 본 발명의 실시예에 따른 반도체 메모리 소자는 연결 도전 패턴(SK)과 상기 잔류 기판(103)과의 사이에 절연 스페이서(SKs)를 포함할 수 있다. 상기 절연 스페이서(SKs)는 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴(SK)은 절연 상기 스페이서(SKs)에 의하여 상기 잔류 기판(103)과 전기적으로 분리될 수 있다.
도 4c를 참조하여, 본 실시예에 따른 반도체 메모리 소자는 바디 도전층(10)을 관통하여 연결 도전 패턴(SK)과 연결되는 관통 전극(VI)을 포함할 수 있다. 상기 관통 전극(VI)은 금속, 도전성 금속 질화물 및 도핑된 반도체 중 적어도 하나로 형성될 수 있다. 상기 연결 도전 패턴(SK)은 상기 관통 전극(VI) 및 상기 주변 콘택(165)과 연결되는 것으로 도시되었으나, 이와는 달리, 상기 연결 도전 패턴(SK)은 상기 주변 콘택(165)과 연결되지 않을 수 있다. 상기 관통 전극(VI)은 상기 바디 도전층(10)을 관통하는 콘택홀(HC) 내에 제공될 수 있다. 상기 관통 전극(VI)은 그 하부의 폭이 상부의 폭보다 클 수 있다. 상기 주변 활성층(UT)의 일부 영역은 상기 관통 전극(VI) 및 상기 연결 도전 패턴(SK)을 통하여 소정이 전압이 인가될 수 있다.
도 4d, 도 4e, 및 도 4f를 참조하여, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 잔류 기판(103)의 상면보다 높을 수 있다. 일 예로, 도 4d에 도시된 바와 같이, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 트랜지스터(PT)의 게이트 전극(PG)의 상면(PGa)보다 낮을 수 있다. 상기 연결 도전 패턴(SK)의 길이(h2)는 상기 잔류 기판(103)의 두께보다 클 수 있다. 일 예로, 도 4e에 도시된 바와 같이, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 트랜지스터(PT)의 게이트 전극(PG)의 상면(PGa)과 실질적으로 동일 레벨일 수 있다. 상기 연결 도전 패턴(SK)의 길이(h3)는 상기 잔류 기판(103)의 두께보다 클 수 있다. 일 예로, 도 4e에 도시된 바와 같이, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 트랜지스터(PT)의 게이트 전극(PG)의 상면(PGa)보다 높을 수 있다. 상기 연결 도전 패턴(SK)의 길이(h4)는 상기 잔류 기판(103)의 두께보다 클 수 있다. 상기 연결 도전 패턴(SK)의 상면(SKa)의 높이 및 상기 연결 도전 패턴(SK)의 길이는 상기 연결 도전 패턴(SK)의 형성 시기와 연관되며, 이에 대해서는 이하 제조 방법에 대한 설명에서 보다 상세히 설명된다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 6 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 5 및 도 6을 참조하여, 셀 어레이 영역(CR) 및 주변 회로 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 설명의 간소화를 위하여 도 2a 및 도 2b의 연결 영역은 도시를 생략하였다. 상기 기판(100)은 절연층 상의 반도체(semiconductor-on-insulator) 기판일 수 있다. 일 예로, 상기 기판(100)은 SOI(Silicon-On-Insulator) 기판일 수 있다. 상기 기판(100)은 하부 반도체층(LS), 상부 반도체층(US), 및 이들 사이의 매립 절연층(BX)을 포함할 수 있다. 상기 하부 반도체층(LS)은 상기 매립 절연층(BX) 보다 두꺼울 수 있다. 상기 하부 반도체층(LS) 및 상기 상부 반도체층(US)은 실질적으로 단결정일 수 있다. 상기 하부 반도체층(LS) 및 상기 상부 반도체층(US)은 제 1 도전형 불순물로 도핑된 반도체층일 수 있다. 상기 제 1 도전형은 p형일 수 있다.
상기 주변 회로 영역(PR)에 홀 영역(HB)이 형성될 수 있다. 상기 홀 영역(HB)의 평면적 형상은 원형일 수 있으나, 이와는 달리 일 방향으로 긴 라인 형상일 수 있다. 상기 홀 영역(HB)은 상기 상부 반도체층(US) 및 상기 매립 절연층(BX)을 관통할 수 있다. 상기 홀 영역(HB)의 형성 시, 상기 하부 반도체층(LS)의 상부가 함께 식각될 수 있다. 즉, 상기 홀 영역(HB)은 상기 하부 반도체층(LS)의 상부 내로 연장될 수 있다.
상기 홀 영역(HB) 내에 연결 도전 패턴(SK)이 형성될 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 형성은 상기 홀 영역(HB)을 채우는 도전층을 형성한 후, 상기 상부 반도체층(US)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 연결 도전 패턴(SK)의 하부(SKc)는 상기 하부 반도체층(LS)의 내부에 형성될 수 있다.
상기 연결 도전 패턴(SK)은 도핑된 반도체, 금속 또는 도전성 금속 질화물로 형성될 수 있다. 일 예로, 상기 연결 도전 패턴(SK)이 p형 반도체 물질로 형성되는 경우, 불순물 도핑 공정이 추가로 또는 함께 수행될 수 있다.
도 5 및 도 7을 참조하여, 상기 주변 회로 영역(PR)에 소자 분리막(102) 및 주변 트랜지스터들(PT)이 형성될 수 있다. 상기 소자 분리막(102)은 상기 상부 반도체층(US) 및 상기 매립 절연층(BX)을 관통할 수 있다. 상기 소자 분리막(102)의 하면이 상기 하부 반도체층(LS)의 상면과 일치하도록 도시되었으나, 이와는 달리 상기 소자 분리막(102)의 하면은 상기 하부 반도체층(LS)의 상면과 이격될 수 있다. 상기 상부 반도체층(US)에 주변 불순물 영역(171, 도 5)이 형성될 수 있다. 상기 주변 불순물 영역(171)의 도전형은 상기 주변 트랜지스터들(PT)의 종류에 따라 결정될 수 있다. 상기 주변 불순물 영역(171)의 하면은 상기 상부 반도체층(US)의 하면에 상응할 수 있다. 상기 주변 트랜지스터들(PT)의 형성은 상기 주변 불순물 영역(171) 상의 게이트 전극(PG)의 형성을 포함할 수 있다. 상기 게이트 전극(PG)의 상면은 상기 연결 도전 패턴(SK)의 상면보다 높을 수 있다.
상기 주변 트랜지스터들(PT)의 형성 후, 상기 기판(100)을 덮는 제 1 층간 절연막(131)이 형성될 수 있다. 일 예로, 상기 제 1 층간 절연막(131)은 실리콘 산화막으로 형성될 수 있다. 상기 셀 어레이 영역(CR) 내의 기판(100)의 상부(100u)가 제거되어 리세스 영역(RR)이 형성될 수 있다. 일 예로 상기 셀 어레이 영역(CR)에서 상부 반도체층(US) 및 매립 절연층(BX)이 제거될 수 있다. 그 결과, 상기 셀 어레이 영역(CR)의 상기 하부 반도체층(LS)의 상면(100b)이 노출될 수 있다. 이하, 상기 주변 회로 영역(PR)에 잔류된 상부 반도체층(US)의 일부는 주변 활성층(UT)으로 호칭된다. 상기 리세스 영역(RR)의 형성은 상기 셀 어레이 영역(CR)을 노출하는 마스크 패턴을 상기 기판(100) 상에 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 상기 제 1 층간 절연막(131) 및 상기 기판(100)을 식각 하는 것을 포함할 수 있다. 상기 식각 공정은 복수의 건식 및/또는 습식 식각 공정을 포함할 수 있다.
본 발명의 실시예들에 따르면, 도 3b를 참조하여 설명한 식각 정지막(113)이 상기 기판(100) 상에 형성될 수 있다. 상기 식각 정지막(113)은 상기 셀 어레이 영역(CR)에 한정되어 형성될 수 있다. 상기 식각 정지막(113)은 이하 설명될 절연층들(120) 및 희생층들(125) 모두와 식각 선택성이 있는 물질 중에서 선택될 수 있다. 일 예로, 상기 식각 정지막(113)은 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 이와는 달리, 상기 식각 정지막(113)은 생략될 수 있다. 상기 식각 정지막(113)은 본 단계에서 형성되나, 이하 설명될 버퍼층(111)의 형성 후 형성될 수 있다.
도 5 및 도 8을 참조하여, 상기 셀 어레이 영역(CR)에 버퍼층(111)을 형성한 후, 상기 버퍼층(111) 상에 희생층들(125) 및 절연층들(120)이 교대로 반복하여 형성될 수 있다. 상기 버퍼층(111)은 실리콘 산화물층일 수 있다. 일 예로, 상기 버퍼층(111)은 열산화 공정에 의하여 형성될 수 있다. 상기 희생층들(125)과 상기 절연층들(120)은 상호 식각 선택성이 있는 물질로 선택될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생층들(125)을 식각하는 공정에서, 상기 희생층들(125)은 상기 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다.
이러한 식각 선택성(etch selectivity)은 상기 절연층들(120) 의 식각 속도에 대한 상기 희생층들(125)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생층들(125)은 상기 절연층들(120)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 상기 희생층들(125)은 실리콘 질화막, 실리콘 산화질화막, 또는 폴리실리콘막일 수 있고, 상기 절연층들(120)은 실리콘 산화막일 수 있다. 상기 희생층들(125) 및 상기 절연층들(120)은 화학적 기상 증착(CVD)에 의하여 형성될 수 있다. 상기 희생층들(125) 및 상기 절연층들(120)은 상기 주변 회로 영역(PR) 상에 형성된 후 제거될 수 있다. 이후, 상기 주변 회로 영역(PR)을 덮는 제 2 층간 절연막(132)이 형성될 수 있다. 일 예로, 상기 제 2 층간 절연막(132)은 실리콘 산화막을 포함할 수 있다.
도 5 및 도 9를 참조하여, 상기 희생층들(125) 및 상기 절연층들(120)을 관통하여 상기 하부 반도체층(LS)에 연결되는 수직 구조체들(VS)이 형성될 수 있다. 상기 수직 구조체들(VS)은 이방성 식각 공정에 의하여 상기 희생층들(125) 및 상기 절연층들(120)을 관통하여 상기 기판(100)을 노출하는 수직 홀들(CH)을 형성한 후, 상기 수직 홀들(CH) 내에 정보 저장층(DS), 채널 반도체층(CP), 매립 절연층(139)을 차례로 증착하여 형성될 수 있다. 상기 정보 저장층(DS), 상기 채널 반도체층(CP), 및 상기 매립 절연층(139)의 구체적 구성은 도 3a 및 도 3b를 참조하여 설명한 것과 동일하며, 상기 정보 저장층(DS), 상기 채널 반도체층(CP), 및 상기 매립 절연층(139)은 화학 기상 증착, 원자층 증착 및 스퍼터링 중 적어도 하나의 방법으로 형성될 수 있다. 상기 정보 저장층(DS) 및 상기 채널 반도체층(CP)은 상기 수직 홀들(CH)의 측벽 및 하면을 따라 콘포멀하게 형성될 수 있다. 상기 매립 절연층(139)은 상기 수직 홀들(CH)을 완전히 채울 수 있다. 상기 매립 절연층(139) 및 상기 채널 반도체층(CP)의 상부를 제거한 후, 이를 채우는 패드 패턴들(128)이 형성될 수 있다. 상기 패드 패턴들(128)은 도핑된 폴리 실리콘 또는 금속으로 형성될 수 있다.
상기 수직 구조체들의 하부들(VS_B)은 상기 기판(100), 보다 상세하게는 상기 하부 반도체층(LS)의 상부 내로 삽입될 수 있다. 즉, 상기 수직 홀들(CH)의 형성 공정 시 상기 수직 홀들(CH)의 하면들이 상기 하부 반도체층(LS)의 상면(100b)보다 낮도록 과식각될 수 있으며, 그 결과 상기 수직 구조체들의 하부들(VS_B)은 상기 하부 반도체층(LS)에 매립될 수 있다. 상기 수직 구조체들의 하부들(VS_B)에서 상기 정보 저장층(DS)은 상기 채널 반도체층(CP)의 하부를 감쌀 수 있다. 상기 채널 반도체층(CP)은 상기 정보 저장층(DS)에 의하여 상기 하부 반도체층(LS)과 이격될 수 있다.
도 5 및 도 10을 참조하여, 상기 희생층들(125) 및 상기 절연층들(120)을 관통하는 분리 트렌치들(141)이 형성될 수 있다. 상기 분리 트렌치들(141)은 상기 하부 반도체층(LS)의 상면을 노출할 수 있으나 이에 한정되지 않으며, 상기 버퍼층(111) 또는 도 3b를 참조하여 설명된 식각 정지막(113)이 상기 분리 트렌치들(141) 내에 잔류할 수 있다. 상기 분리 트렌치들(141)은 이방성 식각 공정으로 형성될 수 있다.
도 5 및 도 11을 참조하여, 상기 희생층들(125)이 게이트 전극들(GP)로 교체될 수 있다. 즉, 상기 분리 트렌치들(141)에 의하여 노출된 상기 희생층들(125)이 제거된 후, 상기 희생층들(125)이 제거되어 형성된 영역들에 게이트 전극들(GP)이 형성될 수 있다. 일 예로, 상기 희생층들(125)의 제거는 인산을 포함하는 식각액을 이용하여 수행될 수 있다. 실시예들에 따르면, 상기 게이트 전극들(GP)을 형성하기 이전, 상기 희생층들(125)이 제거된 영역 내에 콘포멀하게 블로킹 절연막을 형성할 수 있다.
상기 분리 트렌치들(141) 내에 분리 패턴들(145) 및 상기 분리 패턴들(145)을 관통하여 상기 기판(100)에 연결되는 공통 소스 라인들(140)이 형성될 수 있다. 상기 공통 소스 라인들(140)은 제 1 방향(D1)을 따라 연장하는 판 형태로 형성될 수 있다. 일 예로, 상기 분리 패턴들(145)은 상기 분리 트렌치들(141)의 측벽을 덮도록 스페이서 형태로 형성되고, 상기 공통 소스 라인들(140)은 상기 분리 트렌치들(141)을 채우도록 형성될 수 있다. 이와는 달리, 상기 공통 소스 라인들(140)은 상기 분리 패턴들(145)을 관통하는 콘택홀들을 형성한 후, 이를 채워 형성될 수 있다. 상기 분리 패턴들(145)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 공통 소스 라인들(140)은 도핑된 실리콘, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함하도록 형성될 수 있다.
일 예로, 상기 공통 소스 라인들(140)이 도핑된 실리콘을 포함하는 경우, 상기 공통 소스 라인들(140)의 도전형은 상기 하부 반도체층(LS)의 도전형과 다른 제 2 도전형 불순물로 인-시츄 도핑될 수 있다. 일 예로, 상기 제 2 도전형은 n형일 수 있다.
상기 셀 어레이 영역(CR) 및 상기 주변 회로 영역(PR)을 덮는 제 3 층간 절연막(135) 및 제 4 층간 절연막(136)이 형성될 수 있다. 상기 제 3 층간 절연막(135)을 관통하여 상기 수직 구조체들(VS)과 연결되는 비트 라인 콘택들(164)이 형성되고, 상기 제 1 내지 제 3 층간 절연막들(131, 132, 135)을 관통하여 상기 주변 트랜지스터들(PT)과 연결되는 주변 콘택(165)이 형성될 수 있다. 상기 제 4 층간 절연막(136) 내에 비트 라인들(BL) 및 주변 배선(PL)이 형성될 수 있다. 상기 비트 라인들(BL) 및 상기 주변 배선(PL)을 덮는 제 5 층간 절연막(137)이 형성될 수 있다. 상기 제 3 내지 제 5 층간 절연막들(135, 136, 137)은 실리콘 산화막으로 형성될 수 있다. 상기 비트 라인들(BL), 상기 주변 배선(PL), 및 콘택들(164, 165)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)으로 형성될 수 있다.
도 5 및 도 12를 참조하여, 상기 하부 반도체층(LS)의 제거 공정이 수행될 수 있다. 상기 하부 반도체층(LS)의 제거 공정은 상기 제 5 층간 절연막(137) 상에 캐리어 기판(CS)을 제공한 후, 상기 기판(100)의 하면이 위를 향하도록 뒤집어서 진행될 수 있다. 상기 캐리어 기판(CS)은 유리 기판과 같은 절연성 기판이거나, 금속 기판과 같은 도전성 기판일 수 있다. 일 예로, 상기 캐리어 기판(CS)은 접착 테이프 및/또는 접착층을 사이에 두고 상기 제 5 층간 절연막(137) 상에 부착될 수 있다.
상기 하부 반도체층(LS)의 제거 공정은 화학적-기계적 연마(Chemical Mechanical Polishing) 공정을 포함할 수 있다. 상기 하부 반도체층(LS)의 제거 공정에 의하여 상기 채널 반도체층(CP)이 노출될 수 있다. 즉, 상기 하부 반도체층(LS)의 제거 공정 동안, 상기 채널 반도체층(CP)을 감싸는 상기 정보 저장층(DS)의 일부가 제거되어 상기 채널 반도체층(CP)의 단부가 노출될 수 있다. 실시예들에 따르면, 상기 기판(100)의 제거 공정은 도 11에 도시된 상기 수직 구조체들의 하부들(VS_B)이 제거될 때까지 수행될 수 있다.
상기 하부 반도체층(LS)의 제거 공정에 의하여 상기 셀 어레이 영역(CR)으로부터 상기 기판(100)이 제거될 수 있다. 이에 따라 상기 셀 어레이 영역(CR)에는 버퍼층(111)이 노출되거나, 도 3b를 참조하여 설명된 식각 정지막(113)이 노출될 수 있다. 도 7을 참조하여 설명한 리세스 영역(RR)의 형성 공정에 기인하여, 상기 주변 회로 영역(PR)에는 상기 기판(100)의 일부가 잔류할 수 있다(이하, 잔류 기판(103)). 상기 잔류 기판(103)은 노출된 하면(103b) 및 이의 반대면인 상면(103a)을 포함할 수 있다. 상기 잔류 기판(103)의 하면(103b)은 상기 매립 절연층(BX)의 하면일 수 있다. 상기 잔류 기판(103)의 상면(103a)은 상기 주변 활성층(UT)의 상면일 수 있다.
상기 하부 반도체층(LS)의 제거 공정 동안, 상기 연결 도전 패턴(SK)의 하부(SKc)가 함께 제거될 수 있다. 그 결과, 상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 잔류 기판(103)의 하면(103b)과 실질적으로 동일한 레벨이 될 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 채널 반도체층(CP)의 하면(즉, 노출된 표면)과 동일한 레벨일 수 있다.
도 5 및 도 13을 참조하여, 상기 셀 어레이 영역(CR) 및 상기 주변 회로 영역(PR)을 덮는 바디 도전층(10)이 형성될 수 있다. 상기 바디 도전층(10)은 반도체 물질 및/또는 금속 물질을 포함할 수 있다. 일 예로, 상기 바디 도전층(10)은 폴리 실리콘으로 형성될 수 있다. 상기 바디 도전층(10)은 제 1 도전형을 갖도록 인-시츄(in-situ) 도핑될 수 있다. 상기 바디 도전층(10)은 화학 기상 증착 또는 원자층 증착으로 형성될 수 있다. 일 예로, 상기 바디 도전층(10)의 형성은 비정질 실리콘층의 형성 및 이의 열처리 공정을 포함할 수 있다. 상기 열처리 공정은 약 700 내지 약 1000 ℃에서 수행될 수 있다. 일 예로, 상기 바디 도전층(10)의 두께는 약 5nm 내지 100㎛일 수 있다.
상기 주변 회로 영역(PR)에서, 상기 바디 도전층(10)은 상기 잔류 기판의 하면(103b) 상에 형성될 수 있다. 상기 바디 도전층(10)은 상기 연결 도전 패턴(SK)의 하면(SKb)과 연결될 수 있다. 상기 셀 어레이 영역(CR)에서, 상기 바디 도전층(10)은 상기 채널 반도체층들(CP)과 연결될 수 있다. 일 예로, 상기 바디 도전층(10)은 상기 채널 반도체층들(CP)과 직접 접할 수 있다. 상기 도전층(10)의 형성 후, 화학적-기계적 연마와 같은 평탄화 공정이 수행될 수 있으나 이와는 달리 평탄화 공정이 수행되지 않을 수 있다.
도 5 및 도 14를 참조하여, 상기 캐리어 기판(CS)의 제거 공정이 수행될 수 있다. 이 후, 추가적 공정들을 수행하여 반도체 메모리 소자의 제조 공정이 완료될 수 있다.
본 발명의 실시예들에 따르면, 상기 셀 어레이 영역(CR)에서 상기 기판(100)을 제거함과 동시에 상기 채널 반도체층들(CP)이 노출되고, 이에 따라 별도의 식각 공정 없이 바디 도전층(10)과 상기 채널 반도체층들(CP)을 연결할 수 있어 공정 단순화가 가능하다.
본 발명의 실시예들에 따르면, 상기 주변 회로 영역(PR)에서 상기 기판(100)의 일부를 제거함과 동시에 상기 연결 도전 패턴(SK)이 노출되고, 이에 따라 상기 연결 도전 패턴(SK)과 상기 바디 도전층(10)이 연결될 수 있다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 2a 및 도 15를 참조하면, 주변 회로 영역(PR)에 홀 영역(HB)이 형성된 후, 이를 채우는 도전층(194)이 형성될 수 있다. 상기 도전층(194)은 도핑된 반도체, 금속 또는 도전성 금속 질화물로 형성될 수 있다. 일 예로, 상기 도전층(194)은 p형 폴리 실리콘으로 형성될 수 있다. 일 예로, 상기 도전층(194)은 화학 기상 증착으로 형성될 수 있다.
도 2a, 도 16 및 도 17을 참조하면, 상기 도전층(194)이 패터닝되어 상기 홀 영역(HB)을 채우는 연결 도전 패턴(SK) 및 주변 게이트 전극(PG)이 형성될 수 있다. 즉, 상기 연결 도전 패턴(SK) 및 상기 주변 게이트 전극(PG)은 동일한 층으로부터 형성될 수 있다. 상기 패터닝 공정은 적어도 1회의 식각 공정을 포함할 수 있다. 상기 연결 도전 패턴(SK)은 상기 잔류 기판(103)의 상면 위로 돌출된 돌출부(SKd)를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 게이트 전극(PG)의 상면(PGa)과 실질적으로 동일 레벨로 형성될 수 있다. 이후 도 8 내지 도 14를 참조하여 설명된 공정들이 수행되어 도 17에 도시된 반도체 메모리 소자가 형성될 수 있다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 2a 및 도 18을 참조하면, 주변 회로 영역(PR)에 소자 분리막(102) 및 주변 트랜지스터(PT)가 형성될 수 있다. 상기 주변 트랜지스터(PT)는 주변 게이트 전극(PG)을 포함할 수 있다. 이후, 상기 주변 게이트 전극(PG)의 상면(PGa)을 덮는 제 1 층간 절연막(131)이 형성될 수 있다.
도 2a, 도 19 및 도 20을 참조하여, 상기 제 1 층간 절연막(131), 상기 상부 반도체층(US), 및 상기 매립 절연층(BX)을 관통하는 연결 도전 패턴(SK)이 형성될 수 있다. 상기 연결 도전 패턴(SK)은 홀 영역(HB) 내에 형성될 수 있다. 상기 연결 도전 패턴(SK)은 상기 잔류 기판(103)의 상면 위로 돌출된 돌출부(SKd)를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 게이트 전극(PG)의 상면(PGa)보다 높을 수 있다. 상기 셀 어레이 영역(CR) 내의 기판(100)의 상부(100u)가 제거되어 리세스 영역(RR)이 형성될 수 있다. 이후, 도 8 내지 도 14를 참조하여 설명된 공정들이 수행되어 도 20에 도시된 반도체 메모리 소자가 형성될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 제 1 반도체칩(C1) 및 제 2 반도체칩(C2)을 포함할 수 있다. 상기 제 1 반도체칩(C1)은 상기 제 2 반도체칩(C2)과 실질적으로 동일하거나 유사한 메모리 칩일 수 있다.
상기 제 1 반도체칩(C1)의 바디 도전층(10F, 이하 제 1 바디 도전층)의 하면과 상기 제 2 반도체칩(C2)의 바디 도전층(10S, 이하 제 2 바디 도전층)의 하면은 마주볼 수 있다. 즉, 상기 반도체 메모리 소자는 상기 제 1 반도체칩(C1)과 상기 제 2 반도체칩(C2)의 바디 도전층들(10F, 10S)이 인접하도록 연결될 수 있다. 상기 제 1 바디 도전층(10F)과 상기 제 2 바디 도전층(10S)은 전기적으로 연결될 수 있다. 일 예로, 상기 제 1 바디 도전층(10F)의 하면과 상기 제 2 바디 도전층(10S)의 하면이 직접 접할 수 있으나, 이와는 달리, 상기 제 1 바디 도전층(10F)과 상기 제 2 바디 도전층(10S) 사이에 추가적인 도전층이 제공될 수 있다.
상기 제 1 바디 도전층(10F)을 관통하는 콘택홀(HC)이 제공되고, 상기 콘택홀(HC) 내에 관통 전극(VI)이 제공될 수 있다. 또한, 상기 제 2 바디 도전층(10S)을 관통하는 콘택홀(HC)이 제공되고, 상기 콘택홀(HC) 내에 관통 전극(VI)이 제공될 수 있다. 상기 관통 전극들(VI)은 연결 도전 패턴들(SK)과 연결될 수 있다. 상기 제 1 반도체칩(C1)의 관통 전극(VI)과 상기 제 2 반도체칩(C2)의 관통 전극(VI)은 직접 연결되거나, 그들 사이의 추가적 도전층을 통하여 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 또한, 각 실시예들의 구성 요소들은 서로 결합되거나 치환된 형태로 실시될 수 있다.

Claims (20)

  1. 셀 어레이 영역 및 주변 회로 영역을 포함하는 반도체 메모리 소자에 있어서,
    상기 셀 어레이 영역은:
    바디 도전층 상에 차례로 적층된 복수의 전극들을 포함하는 전극 구조체; 및
    상기 전극 구조체를 관통하여 상기 바디 도전층에 연결되는 수직 구조체들을 포함하고,
    상기 주변 회로 영역은 상기 바디 도전층 상의 잔류 기판 및 상기 잔류 기판을 관통하여 상기 바디 도전층에 연결되는 연결 도전 패턴을 포함하고,
    상기 바디 도전층은 다결정 반도체층을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 연결 도전 패턴은 상기 바디 도전층의 상면과 접하고,
    상기 바디 도전층의 상면과 접하는 상기 연결 도전 패턴의 하부 폭은 상기 연결 도전 패턴의 상부 폭보다 작은 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 연결 도전 패턴의 하면은 상기 바디 도전층의 상면과 실질적으로 동일한 레벨인 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 잔류 기판은 매립 절연층 및 상기 매립 절연층 상의 주변 활성층을 포함하고,
    상기 연결 도전 패턴은 상기 매립 절연층 및 상기 주변 활성층을 관통하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 주변 활성층은 실질적으로 단결정인 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 연결 도전 패턴의 상면은 상기 잔류 기판의 상면보다 높은 레벨인 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 주변 회로 영역은 그 상에 형성되는 주변 게이트 전극을 더 포함하고,
    상기 연결 도전 패턴의 상면은 상기 주변 게이트 전극의 상면보다 높은 레벨인 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 연결 도전 패턴의 측벽과 상기 잔류 기판 사이에 절연 스페이서를 더 포함하는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 바디 도전층을 관통하여 상기 연결 도전 패턴에 연결되는 관통 전극을 더 포함하는 반도체 메모리 소자.
  10. 제 1 항에 있어서,
    상기 연결 도전 패턴은 상기 바디 도전층과 동일한 도전형의 불순물을 포함하는 반도체 메모리 소자.
  11. 제 1 항에 있어서,
    상기 바디 도전층의 두께는 상기 잔류 기판의 두께보다 얇은 반도체 메모리 소자.
  12. 제 1 항에 있어서,
    상기 바디 도전층은 폴리 실리콘을 포함하는 반도체 메모리 소자.
  13. 제 1 항에 있어서,
    상기 수직 구조체들 각각은 채널 반도체층 및 정보 저장층을 포함하고,
    상기 바디 도전층은 상기 채널 반도체층과 연결되는 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    상기 채널 반도체층의 하면 및 상기 정보 저장층의 하면은 실질적으로 동일 레벨에 배치되는 반도체 메모리 소자.
  15. 제 14 항에 있어서,
    상기 연결 도전 패턴의 하면은 상기 채널 반도체층의 하면과 실질적으로 동일 레벨에 배치되는 반도체 메모리 소자.
  16. 기판을 준비하는 것, 상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고;
    상기 주변 회로 영역의 기판의 상부에 매립되는 연결 도전 패턴을 형성하는 것;
    상기 셀 어레이 영역의 기판 상부를 제거하는 것;
    상기 기판과 연결되는 수직 구조체들을 형성하는 것;
    상기 기판의 하부를 제거하여 상기 수직 구조체들의 하부 및 상기 연결 도전 패턴의 하부를 노출하는 것; 및
    상기 수직 구조체들의 하부들 및 상기 연결 도전 패턴의 하부와 공통적으로 연결되는 바디 도전층을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 연결 도전 패턴은 상기 기판의 하부를 제거하기 이전에 형성되는 반도체 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 기판의 하부를 제거하는 것은 화학적 물리적 연마를 포함하는 반도체 메모리 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 기판의 하부를 제거하는 동안 상기 연결 도전 패턴의 하부가 함께 제거되는 반도체 메모리 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 수직 구조체들 각각은 정보 저장층 및 채널 반도체층을 포함하고;
    상기 기판의 하부를 제거하는 동안 상기 정보 저장층의 일부가 함께 제거되어 상기 채널 반도체층이 노출되는 반도체 메모리 소자의 제조 방법.
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JP2018111100A JP6985212B2 (ja) 2017-06-12 2018-06-11 半導体メモリ素子及びその製造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11856781B2 (en) 2020-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221500A (ja) 2003-01-17 2004-08-05 Toshiba Microelectronics Corp 半導体装置および半導体装置の製造方法
JP2004273590A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR20130072516A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9543318B1 (en) * 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221500A (ja) 2003-01-17 2004-08-05 Toshiba Microelectronics Corp 半導体装置および半導体装置の製造方法
JP2004273590A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法

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