JP2004273590A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】支持基板の電位を固定するためのコンタクトプラグを容易に形成できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、第１のシリコン基板１に不純物イオンを導入することにより、第１のシリコン基板１にウエル１ａを形成する工程と、第１のシリコン基板の表面上に、ウエル１ａ上に位置するＷ膜パターン（突起物）２を形成する工程と、第２のシリコン基板３の表面に熱酸化膜４を形成する工程と、熱酸化膜４と第１のシリコン基板１の表面とを張り合わせる工程と、第２のシリコン基板３の裏面を研削して熱酸化膜４と接する単結晶Ｓｉ層３ａを形成することより、Ｗ膜パターン２に対向する位置に相当する熱酸化膜４及び単結晶Ｓｉ層３ａにコンタクトホール５を形成する工程と、を含む。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、支持基板の電位を固定するためのコンタクトプラグを容易に形成できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４は、従来の半導体装置の製造方法を説明する断面図である。この半導体装置はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタを有している。
まず、ＳＯＩ基板１０４を準備する。このＳＯＩ基板１０４は、単結晶シリコンからなる支持基板１０１と、この支持基板１０１上に形成された埋め込み酸化膜（ＢＯＸ層）１０２と、埋め込み酸化膜１０２上に形成された単結晶Ｓｉ層１０３と、から構成されている。なお、ＳＯＩ基板１０４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）などにより製造することも可能である。
【０００３】
次いで、単結晶Ｓｉ層１０３にトレンチを形成し、このトレンチ内に酸化膜を埋め込むことにより、ＢＯＸ層１０２上の素子分離領域には酸化膜からなる素子分離酸化膜１０６が形成される。次いで、単結晶Ｓｉ層１３の表面にゲート酸化膜１０９を形成し、このゲート酸化膜１０９上にゲート電極１０５を形成する。次いで、ゲート電極１０５をマスクとして低濃度の不純物イオンをイオン注入する。次いで、ゲート電極１０５の側壁にシリコン酸化膜からなるサイドウォール１１０を形成する。
【０００４】
次に、サイドウオール１１０及びゲート電極１０５をマスクとして不純物イオンをソース領域及びドレイン領域にイオン注入する。次いで、ＳＯＩ基板１０４にアニールを施す。これにより、単結晶Ｓｉ層１０３には低濃度の不純物拡散層１１１、ソース領域の拡散層１０７及びドレイン領域の拡散層１０８が形成される。次いで、ゲート電極１０５を含む全面上にシリコン酸化膜等からなる層間絶縁膜１１２をＣＶＤ法により形成する。
【０００５】
この後、この層間絶縁膜１１２、素子分離酸化膜１０６及びＢＯＸ層１０２をドライエッチングによって加工する。これにより、層間絶縁膜、素子分離酸化膜及びＢＯＸ層には支持基板へのコンタクトホール１１２ａが形成される。これと共に、層間絶縁膜１１２をドライエッチングによって加工することにより、該層間絶縁膜にはドレイン領域へのコンタクトホール１１２ｂ及びソース領域へのコンタクトホール１１２ｃが形成される。
【０００６】
次いで、コンタクトホール１１２ａを通して支持基板１０１に不純物イオンを注入し、支持基板に熱処理を施して不純物を熱拡散させることにより、支持基板にウエル１１７を形成する。
次いで、コンタクトホール１１２ａ〜１１２ｃ内及び層間絶縁膜１１２上にＷ膜を形成し、このＷ膜をエッチバックすることにより、これらのコンタクトホール内にはＷプラグ１１３〜１１５が埋め込まれる。Ｗプラグ１１３が支持基板へのコンタクトプラグである。
【０００７】
この後、Ｗプラグ及び層間絶縁膜の上にＡｌ合金膜を形成し、このＡｌ合金膜をパターニングすることにより、層間絶縁膜及びＷプラグの上にはＡｌ合金配線１１６ａ〜１１６ｃが形成される。Ａｌ合金配線１１６ａはコンタクトプラグ１１３を介して支持基板１０１に電気的に接続されており、Ａｌ合金配線１１６ｂはＷプラグ１１４を介してドレイン領域の拡散層１０８に電気的に接続されており、Ａｌ合金配線１１６ｃはＷプラグ１１５を介してソース領域の拡散層１０７に電気的に接続されている。
【０００８】
上記半導体装置では、Ａｌ合金配線１１６ａに所定の電圧を印加して支持基板１０１の電位を固定することにより、トランジスタのボディー電位を安定化させ、特に高周波製品におけるクロストークを低減し、パッドプロテクションを強化することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では、層間絶縁膜１１２にソース領域及びドレイン領域へのコンタクトホール１１２ｂ，１１２ｃを形成する工程を利用して、支持基板へのコンタクトホール１１２ａをドライエッチングにより掘り込んでいる。しかし、支持基板へのコンタクトホール１１２ａの深さは、ソース領域及びドレイン領域へのコンタクトホール１１２ｂ，１１２ｃの深さに比べて非常に深いため、両者を同一エッチング工程で作り込むことは困難である。
【００１０】
また、コンタクトホール１１２ａを通して支持基板１０１に不純物イオンを注入することにより、支持基板にウエル１１７を形成している。しかし、このような方法では、十分な大きさのウエルを支持基板に形成することが困難である。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、支持基板の電位を固定するためのコンタクトプラグを容易に形成できる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１の半導体基板の上方に突起物を形成する工程と、
第２の半導体基板の上方に絶縁膜を形成する工程と、
前記突起物と前記絶縁膜とが対向するように、前記第１の半導体基板と前記第２の半導体基板とを張り合わせる工程と、
前記第２の半導体基板を研削することより、前記突起物に対向する位置に相当する前記絶縁膜及び研削後の第２の半導体基板にホールを形成する工程と、
を含む。
【００１３】
上記半導体装置の製造方法によれば、第１の半導体基板の表面上に突起物を形成し、第２の半導体基板の表面に絶縁膜を形成し、第２の半導体基板の絶縁膜と第１の半導体基板の表面とを張り合わせ、第２の半導体基板の裏面を研削して厚さを薄くする。これにより、絶縁膜及び第２の半導体基板が突起物と共に膜抜けし、前記突起物に対向する位置に相当する前記絶縁膜及び研削後の第２の半導体基板にホールを形成することができる。このように突起物を形成して裏面研削時の膜抜けを利用することにより、従来技術に比べて容易にホールを形成することができる。
【００１４】
本発明に係る半導体装置の製造方法は、第１の半導体基板に不純物を導入することにより、第１の半導体基板に不純物拡散層を形成する工程と、
第１の半導体基板の表面上に、前記不純物拡散層上に位置する突起物を形成する工程と、
第２の半導体基板の表面に絶縁膜を形成する工程と、
前記絶縁膜と第１の半導体基板の表面とを張り合わせる工程と、
第２の半導体基板の裏面を研削して前記絶縁膜と接する半導体層を形成することより、前記突起物に対向する位置に相当する前記絶縁膜及び前記半導体層にコンタクトホールを形成する工程と、
を含む。
【００１５】
また、本発明に係る半導体装置の製造方法においては、前記コンタクトホールを形成する工程の後に、前記コンタクトホール内に導電膜を埋め込むことにより、該コンタクトホール内に導電膜からなるコンタクトプラグを形成する工程をさらに含む。
【００１６】
また、本発明に係る半導体装置の製造方法において、前記突起物を形成する工程は、第１の半導体基板の表面上に導電膜を形成し、この導電膜をパターニングすることにより、第１の半導体基板における前記不純物拡散層上に前記導電膜からなる突起物を形成する工程であることも可能である。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記突起物を形成する工程は、第１の半導体基板の表面上にハードマスクを形成し、このハードマスクをマスクとして第１の半導体基板をエッチングすることにより、第１の半導体基板における前記不純物拡散層上に該不純物拡散層からなる突起物を形成する工程であることも可能である。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記張り合わせる工程は、前記絶縁膜と第１の半導体基板の表面とを加熱して加圧することにより、該絶縁膜と第１の半導体基板とを張り合わせる工程であることも可能である。
また、本発明に係る半導体装置の製造方法においては、前記絶縁膜が熱酸化膜であることが好ましい。
【００１９】
また、本発明に係る半導体装置の製造方法においては、前記コンタクトプラグを形成する工程の後に、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体層に不純物を導入することにより、該半導体層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、をさらに含むことも可能である。
【００２０】
また、本発明に係る半導体装置の製造方法においては、前記ドレイン領域の拡散層を形成する工程の後に、前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記コンタクトプラグ上に位置する接続孔を形成する工程と、前記接続孔内及び前記層間絶縁膜上に配線を形成する工程と、をさらに含むことも可能である。
【００２１】
本発明に係る半導体装置は、第１の半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、
前記半導体層及び前記絶縁膜に形成されたホールと、
を含む半導体装置であって、
前記ホールは、第１の半導体基板の表面上に突起物を形成し、第２の半導体基板の表面に絶縁膜を形成し、前記絶縁膜と第１の半導体基板の表面とを張り合わせた後、第２の半導体基板の裏面を研削することにより形成したものである。
【００２２】
本発明に係る半導体装置は、第１の半導体基板に形成された不純物拡散層と、前記第１の半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、
前記半導体層及び前記絶縁膜に形成されたコンタクトホールと、
を含む半導体装置であって、
前記コンタクトホールは、第１の半導体基板の表面上に前記不純物拡散層上に位置する突起物を形成し、第２の半導体基板の表面に絶縁膜を形成し、前記絶縁膜と第１の半導体基板の表面とを張り合わせた後、第２の半導体基板の裏面を研削することにより形成したものである。
【００２３】
また、本発明に係る半導体装置においては、前記コンタクトホール内に埋め込まれたコンタクトプラグと、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の両側下に形成されたソース領域の拡散層及びドレイン領域の拡散層と、をさらに含むことも可能である。
【００２４】
また、本発明に係る半導体装置においては、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記コンタクトプラグ上に位置する接続孔と、前記接続孔内及び前記層間絶縁膜上に形成された配線と、をさらに含むことも可能である。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１乃至図３は、本発明の実施の形態による半導体装置の製造方法を示す断面図である。
まず、図１（Ａ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の支持基板となる第１のシリコン基板（単結晶シリコンなどの第１の半導体基板）１を準備する。
【００２６】
次いで、第１のシリコン基板１の表面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第１のシリコン基板１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１のシリコン基板１に不純物イオンをイオン注入する。次いで、レジストパターンを剥離した後、第１のシリコン基板１を熱処理することにより、第１のシリコン基板１にはウエル（不純物拡散層）１ａが形成される。
【００２７】
この後、第１のシリコン基板１の表面上にＷ膜をスパッタリングにより成膜する。次いで、このＷ膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、Ｗ膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＷ膜をエッチングすることにより、シリコン基板１上には支持基板へのコンタクトプラグを形成する領域にＷ膜パターン２が形成される。Ｗ膜パターン２は、ウエル１ａ上に位置しており、第１のシリコン基板表面上のコンタクトプラグ形成領域に形成された突起物からなるものである。また、Ｗ膜パターン２の平面形状は、後の工程で形成するコンタクトプラグの平面形状に対応する形状とすることが好ましい。
【００２８】
尚、本実施の形態では、突起物を形成するためにＷ膜を用いているが、これに限定されるものではなく、多結晶Ｓｉ膜又はエピタキシャルＳｉ膜を用いることも可能である。また、コンタクトプラグ形成領域を開口したパターンからなるシリコン酸化膜やシリコン窒化膜などのハードマスクを第１のシリコン基板１上に形成し、このハードマスクをマスクとして第１のシリコン基板１をエッチングすることにより、第１のシリコン基板表面のコンタクトプラグ形成領域に凸部を形成し、この凸部を突起物とすることも可能である。
【００２９】
この後、ＳＯＩ基板の単結晶Ｓｉ層となる第２のシリコン基板（第２の半導体基板）３を準備し、第２のシリコン基板３の表面を熱酸化することにより、第２のシリコン基板３に熱酸化膜（ＢＯＸ層）４を形成する。
次いで、図１（Ｂ）に示すように、この熱酸化膜４の表面と第１のシリコン基板１の表面を加圧して加熱することにより、熱酸化膜４と第１のシリコン基板１とを張り合わせる。
【００３０】
次に、図１（Ｃ）に示すように、第２のシリコン基板の裏面を研削して第２のシリコン基板３の厚さを薄くすることにより、支持基板１上にＢＯＸ層４を介して第２のシリコン基板からなる単結晶Ｓｉ層３ａを形成する。このようにして、支持基板１と、この支持基板上に形成されたＢＯＸ層（埋め込み酸化膜などの絶縁膜）４と、このＢＯＸ層４上に形成された単結晶Ｓｉ層（半導体層）３ａと、から構成されたＳＯＩ基板が形成される。この際、ＢＯＸ層４及び単結晶Ｓｉ層３ａにおいてＷ膜パターンを形成したコンタクトプラグ形成領域が抜けることにより、ＢＯＸ層４及び単結晶Ｓｉ層３ａには支持基板１のウエル１ａ上に位置するコンタクトプラグ形成領域にコンタクトホール５が形成される。
【００３１】
この後、図２（Ｄ）に示すように、コンタクトホール５内及び単結晶Ｓｉ層３ａ上にＷ膜をスパッタリングにより形成し、このＷ膜をエッチバックすることにより、コンタクトホール５内にはＷ膜が埋め込まれたコンタクトプラグ６が形成される。コンタクトプラグ６はウエル１ａに電気的に接続される。
なお、本実施の形態では、コンタクトプラグ６の材料としてＷ膜を用いているが、Ｗ膜に限定されるものではなく、コンタクトプラグ６の材料として他の導電膜を用いることも可能である。
【００３２】
次に、図２（Ｅ）に示すように、単結晶Ｓｉ層３ａの上に図示せぬシリコン窒化膜をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、このシリコン窒化膜をパターニングすることにより、単結晶Ｓｉ層３ａ上にはシリコン窒化膜からなるマスクパターンが形成される。次いで、このマスクパターンをマスクとして単結晶Ｓｉ層３ａを選択的にエッチングすることにより、単結晶Ｓｉ層３ａにはトレンチ３ｂ，３ｃが形成される。
【００３３】
次に、トレンチ３ｂ，３ｃ内及びマスクパターン上にＣＶＤ法でシリコン酸化膜を堆積する。次いで、シリコン酸化膜及びマスクパターンをＣＭＰにより研磨する。これにより、トレンチ内にシリコン酸化膜が埋め込まれ、ＢＯＸ層４上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜７が形成される。
【００３４】
この後、図３（Ｆ）に示すように、単結晶Ｓｉ層３ａにＰ―型不純物をイオン注入する。次いで、単結晶Ｓｉ層３ａの表面に熱酸化法によりゲート酸化膜（ゲート絶縁膜）８を形成する。次に、このゲート酸化膜８を含む全面上にＣＶＤ法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜８上にはゲート電極９が形成される。
【００３５】
次いで、ゲート電極９をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、ゲート電極９を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極９の側壁にはシリコン酸化膜からなるサイドウオール１０が形成される。次に、このサイドウオール１０及びゲート電極９をマスクとしてＮ^＋型不純物イオンをソース領域及びドレイン領域にイオン注入する。次いで、ＳＯＩ基板にアニールを施す。これにより、単結晶Ｓｉ層３ａには低濃度のＮ型不純物拡散層１４、ソース領域のＮ^＋型拡散層１２及びドレイン領域のＮ^＋型拡散層１３が形成される。
【００３６】
この後、図３（Ｇ）に示すように、ゲート電極９を含む全面上にスパッタリングによりＴｉ、Ｃｏ、Ｎｉなどの金属膜（図示せず）を堆積する。次いで、ＳＯＩ基板に熱処理を施すことにより、ゲート電極９のポリシリコン及び単結晶Ｓｉ層３ａそれぞれと金属膜とが反応する。これにより、ゲート電極９、ソース領域の拡散層１２及びドレイン領域の拡散層１３それぞれの上に自己整合的に金属シリサイド膜１５が形成される。次に、残存する金属膜を剥離する。
【００３７】
次いで、ゲート電極９を含む全面上にシリコン酸化膜等からなる層間絶縁膜１６をＣＶＤ法により形成する。次いで、この層間絶縁膜１６上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜１６をエッチングすることにより、該層間絶縁膜１６にはコンタクトホール（接続孔）１６ａ〜１６ｃが形成される。コンタクトホール１６ａはコンタクトプラグ６上に位置し、コンタクトホール１６ｂはドレイン領域上に位置し、コンタクトホール１６ｃはソース領域上に位置している。
【００３８】
次いで、コンタクトホール１６ａ〜１６ｃ内及び層間絶縁膜１６上にバリアメタル層（図示せず）をスパッタリングにより形成する。バリアメタル層は、例えば下層がＴｉ層で上層がＴｉＮ層である。次いで、バリアメタル層上及びコンタクトホール内にＷ膜をスパッタリングにより形成する。次いで、層間絶縁膜１６上に存在するＷ膜及びバリアメタル層をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により研磨する。これにより、コンタクトホール内にＷ膜が埋め込まれＷプラグ１７〜１９が形成される。
【００３９】
この後、Ｗプラグ１７〜１９及び層間絶縁膜１６の上にＡｌ合金膜を形成し、このＡｌ合金膜をパターニングすることにより、層間絶縁膜及びＷプラグの上にはＡｌ合金配線２０ａ〜２０ｃが形成される。Ａｌ合金配線２０ａはＷプラグ１６ａ及びコンタクトプラグ６を介して支持基板１のウエル１ａに電気的に接続され、Ａｌ合金配線２０ｂはＷプラグ１６ｂを介してドレイン領域の拡散層１３に電気的に接続され、Ａｌ合金配線２０ｃはＷプラグ１９を介してソース領域の拡散層１２に電気的に接続される。
【００４０】
このようにして製造された半導体装置では、Ａｌ合金配線２０ａに所定の電圧を印加して支持基板１の電位を固定することにより、トランジスタのボディー電位を安定化させ、特に高周波製品におけるクロストークを低減し、パッドプロテクションを強化することができる。
【００４１】
上記実施の形態によれば、第１のシリコン基板１の表面にコンタクトプラグ形成領域に突起物を形成し、第２のシリコン基板３の表面に熱酸化膜４を形成し、第２のシリコン基板３の熱酸化膜４と第１のシリコン基板１の表面とを張り合わせ、第２のシリコン基板３の裏面を研削して厚さを薄くする。これにより、熱酸化膜４及び第２のシリコン基板３におけるコンタクトプラグ形成領域が突起物と共に膜抜けし、第１のシリコン基板１のウエル１ａ上に位置するコンタクトホールを熱酸化膜４及び第２のシリコン基板３に形成することができる。このように突起物を形成して裏面研削時の膜抜けを利用することにより、従来技術に比べて容易に支持基板へのコンタクトホール５を形成することができる。そして、このコンタクトホール５内に導電膜を埋め込むことにより、支持基板の電位を固定するためのコンタクトプラグを容易に形成することができる。
【００４２】
また、第１のシリコン基板１と第２のシリコン基板３を張り合わせてＳＯＩ基板を作製する前に、第１のシリコン基板１に不純物イオンを導入し、熱処理を施すことによりウエル１ａを形成している。このため、十分な大きさのウエル１ａを支持基板に形成することができ、ウエル１ａの大きさの制御が容易となる。
【００４３】
上述したような製造方法により次のような半導体装置が形成される。
第１のシリコン基板１にはウエル１ａが形成されている。第１のシリコン基板１上には熱酸化膜からなるＢＯＸ層４を形成されており、このＢＯＸ層４上には単結晶Ｓｉ層３ａが形成されている。この単結晶Ｓｉ層３ａ及びＢＯＸ層４にはコンタクトホール５が形成されており、このコンタクトホール５内にはコンタクトプラグ６が埋め込まれている。
【００４４】
単結晶Ｓｉ層３ａには素子分離酸化膜７が形成されている。また、単結晶Ｓｉ層３ａ上にはゲート酸化膜８が形成されており、このゲート酸化膜８上にはゲート電極９が形成されている。また、単結晶Ｓｉ層３ａにはゲート電極９の両側下にソース領域の拡散層１２及びドレイン領域の拡散層１３が形成されている。単結晶Ｓｉ層３ａには、ソース領域及びドレイン領域それぞれの内側に隣接するように低濃度不純物拡散層１４が形成されている。
【００４５】
ゲート電極９、ソース領域の拡散層１２及びドレイン領域の拡散層１３それぞれの上には金属シリサイド膜１５が形成されている。また、ゲート電極９を含む全面上には層間絶縁膜１６が形成されている。この層間絶縁膜１６には、コンタクトプラグ６上に位置するコンタクトホール（接続孔）１６ａ、ソース領域の拡散層１２上に位置するコンタクトホール１６ｃ及びドレイン領域の拡散層１３上に位置するコンタクトホール１６ｂが形成されている。コンタクトホール１６ａ〜１６ｃ内にはＷプラグ１７〜１９が形成されており、Ｗプラグ１７〜１９及び層間絶縁膜１６の上にはＡｌ合金配線２０ａ〜２０ｃが形成されている。
【００４６】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は実施の形態の半導体装置の製造方法を示す断面図。
【図２】（Ｄ），（Ｅ）は実施の形態の半導体装置の製造方法を示す断面図。
【図３】（Ｆ），（Ｇ）は実施の形態の半導体装置の製造方法を示す断面図。
【図４】従来の半導体装置の製造方法を説明する断面図。
【符号の説明】
１，１０１…支持基板（第１のシリコン基板）、１ａ，１１７…ウエル、２…Ｗ膜パターン（突起物）、３…第２のシリコン基板、３ａ，１０３…単結晶Ｓｉ層、３ｂ，３ｃ…トレンチ、４，１０２…埋め込み酸化膜（ＢＯＸ層）、５…支持基板へのコンタクトホール、６…コンタクトプラグ、７，１０６…素子分離酸化膜、８，１０９…ゲート酸化膜、９，１０５…ゲート電極、１０，１１，１１０…サイドウオール、１２，１０７…ソース領域の拡散層、１３，１０８…ドレイン領域の拡散層、１４，１１１…低濃度不純物拡散層、１５…金属シリサイド膜、１６，１１２…層間絶縁膜、１６ａ〜１６ｃ，１１２ａ〜１１２ｃ…コンタクトホール、１７〜１９，１１３〜１１５…Ｗプラグ、２０ａ〜２０ｃ，１１６ａ〜１１６ｃ…Ａｌ合金配線

Claims (13)

1. 第１の半導体基板の上方に突起物を形成する工程と、
   第２の半導体基板の上方に絶縁膜を形成する工程と、
   前記突起物と前記絶縁膜とが対向するように、前記第１の半導体基板と前記第２の半導体基板とを張り合わせる工程と、
   前記第２の半導体基板を研削することより、前記突起物に対向する位置に相当する前記絶縁膜及び研削後の第２の半導体基板にホールを形成する工程と、
   を含む半導体装置の製造方法。
2. 第１の半導体基板に不純物を導入することにより、第１の半導体基板に不純物拡散層を形成する工程と、
   第１の半導体基板の表面上に、前記不純物拡散層上に位置する突起物を形成する工程と、
   第２の半導体基板の表面上に絶縁膜を形成する工程と、
   前記絶縁膜と第１の半導体基板の表面とを張り合わせる工程と、
   第２の半導体基板の裏面を研削して前記絶縁膜と接する半導体層を形成することより、前記突起物に対向する位置に相当する前記絶縁膜及び前記半導体層にコンタクトホールを形成する工程と、
   を含む半導体装置の製造方法。
3. 前記コンタクトホールを形成する工程の後に、前記コンタクトホール内に導電膜を埋め込むことにより、該コンタクトホール内に導電膜からなるコンタクトプラグを形成する工程をさらに含む請求項２に記載の半導体装置の製造方法。
4. 前記突起物を形成する工程は、第１の半導体基板の表面上に導電膜を形成し、この導電膜をパターニングすることにより、第１の半導体基板における前記不純物拡散層上に前記導電膜からなる突起物を形成する工程である請求項２又は３に記載の半導体装置の製造方法。
5. 前記突起物を形成する工程は、第１の半導体基板の表面上にハードマスクを形成し、このハードマスクをマスクとして第１の半導体基板をエッチングすることにより、第１の半導体基板における前記不純物拡散層上に該不純物拡散層からなる突起物を形成する工程である請求項２又は３に記載の半導体装置の製造方法。
6. 前記張り合わせる工程は、前記絶縁膜と第１の半導体基板の表面とを加熱して加圧することにより、該絶縁膜と第１の半導体基板とを張り合わせる工程である請求項２乃至請求項５のうちのいずれか一項に記載の半導体装置の製造方法。
7. 前記絶縁膜が熱酸化膜である請求項２乃至請求項５のうちのいずれか一項に記載の半導体装置の製造方法。
8. 前記コンタクトプラグを形成する工程の後に、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体層に不純物を導入することにより、該半導体層にソース領域の拡散層及びドレイン領域の拡散層を形成する工程と、をさらに含む請求項３乃至請求項７のうちのいずれか一項に記載の半導体装置の製造方法。
9. 前記ドレイン領域の拡散層を形成する工程の後に、前記ゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記コンタクトプラグ上に位置する接続孔を形成する工程と、前記接続孔内及び前記層間絶縁膜上に配線を形成する工程と、をさらに含む請求項８に記載の半導体装置の製造方法。
10. 第１の半導体基板上に形成された絶縁膜と、
    前記絶縁膜上に形成された半導体層と、
    前記半導体層及び前記絶縁膜に形成されたホールと、
    を含む半導体装置であって、
    前記ホールは、第１の半導体基板の表面上に突起物を形成し、第２の半導体基板の表面に絶縁膜を形成し、前記絶縁膜と第１の半導体基板の表面とを張り合わせた後、第２の半導体基板の裏面を研削することにより形成したものである半導体装置。
11. 第１の半導体基板に形成された不純物拡散層と、
    前記第１の半導体基板上に形成された絶縁膜と、
    前記絶縁膜上に形成された半導体層と、
    前記半導体層及び前記絶縁膜に形成されたコンタクトホールと、
    を含む半導体装置であって、
    前記コンタクトホールは、第１の半導体基板の表面上に前記不純物拡散層上に位置する突起物を形成し、第２の半導体基板の表面に絶縁膜を形成し、前記絶縁膜と第１の半導体基板の表面とを張り合わせた後、第２の半導体基板の裏面を研削することにより形成したものである半導体装置。
12. 前記コンタクトホール内に埋め込まれたコンタクトプラグと、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の両側下に形成されたソース領域の拡散層及びドレイン領域の拡散層と、をさらに含む請求項１１に記載の半導体装置。
13. 前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記コンタクトプラグ上に位置する接続孔と、前記接続孔内及び前記層間絶縁膜上に形成された配線と、をさらに含む請求項１２に記載の半導体装置。

Images