JP3822743B2 - Ｃｍｏｓ回路及びその製造方法 - Google Patents
Ｃｍｏｓ回路及びその製造方法 Download PDFInfo
- Publication number
- JP3822743B2 JP3822743B2 JP05006298A JP5006298A JP3822743B2 JP 3822743 B2 JP3822743 B2 JP 3822743B2 JP 05006298 A JP05006298 A JP 05006298A JP 5006298 A JP5006298 A JP 5006298A JP 3822743 B2 JP3822743 B2 JP 3822743B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- silicon
- cmos circuit
- region
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 229910052710 silicon Inorganic materials 0.000 claims description 46
- 239000010703 silicon Substances 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Description
【０００１】
【発明の属する技術分野】
本発明は、周囲を誘電体により絶縁されたソース／ドレイン領域を有するＣＭＯＳ回路及びその製造方法に関する。
【０００２】
【従来の技術】
ソース／ドレイン領域の周囲を絶縁されているこの種の回路はｎ−及びｐ−チャネル間に寄生ｐｎ接合を十分に排除された極めて狭い間隔を実現する利点を有する。これは一層迅速なスイッチングを可能とし、比較的低い層抵抗で平面的なソース／ドレイン−ドーピング分布を実現することを可能とする。
【０００３】
しかしこれまで公知の周囲を絶縁されたソース／ドレイン領域を有する回路は製造が極めて困難である。通常例えばいわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ Ｂｙ Ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｏｘｉｇｅｎ）又はＢＥＳＯＩ（Ｂｏｎｄｅｄ Ｅｔｃｈｅｄ−Ｂａｃｋ Ｓｉｌｉｃｏｎ ｏｎ Ｉｓｏｌａｔｏｒ）法の使用下に一般に二酸化シリコンから成る埋込み絶縁層上に薄い単結晶シリコン層を形成するいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｓｏｌａｔｏｒ）技術が使用される。引続きＭＯＳトランジスタのチャネル領域を形成する単結晶シリコン層を絶縁層上に製造することは困難であり、時間及び経費を要するものである。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、単結晶シリコンから成る普通のウェハから出発して、従来の処理工程の使用下に容易にかつ価格的に有利に製造することのできる周囲を絶縁されたソース／ドレイン領域を有するＣＭＯＳ回路及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は、本発明の請求項１に記載のＣＭＯＳ回路及び請求項１０に記載のその製造方法により解決される。本発明の実施態様及び有利な実施形態は従属請求項から明かである。
【０００６】
本発明によるＣＭＯＳ回路は、ＳＯＩ技術を使用して製造される回路とはウェハの構成要素であるチャネル領域が単結晶シリコンである点で異なっている。ソース／ドレイン領域の絶縁はソース／ドレイン領域内にシリコンで満たされるトレンチを形成することにより行われる。本発明によればｎ又はｐチャネルトランジスタ内に形成されるトレンチはドープされていないか又は極めて低度にドープされたシリコンで満たされる。即ちトレンチ内に析出されたシリコンは完全に又は殆ど完全に空乏化され、それにより誘電体により絶縁する層の作用をする。誘電性絶縁層の容量は主としてその誘電率及び厚さにより決定される。それとは逆にこの層は殆ど印加電圧とは無関係である。
【０００７】
ソース／ドレイン領域内のトレンチの充填には基本的に単結晶、多結晶又は非晶質シリコンが適している。トレンチは例えば多結晶又は非晶質シリコンの同形析出により充填可能である。選択エピタキシーによりトレンチ内に析出されたドープされていないシリコンを使用すると特に有利である。比較的直径の小さい大きなアスペクト比を有するトレンチは、同形析出によりポリシリコン又は非晶質シリコンで満たされると有利である。引続き析出されたシリコンはトレンチの表面まで、即ち上方のトレンチのエッジまで、又は場合によってはトレンチの表面の若干下まで等方性にエッチバックされる。それには通常シリコンのエッチングに使用される方法が用いられる。
【０００８】
ドープされていないシリコンの代わりに、極めて低度にドープされたシリコンを使用する場合、基本的にシリコンをドーピングするのに通常使用される全ての化合物でドープすることができる。その例としてホウ素、リン又は砒素を挙げることができる。その際ドーピングの程度は充填されるトレンチが周囲の基板に対してなお十分に絶縁作用を有する程度に選択される。
【０００９】
ソース／ドレイン領域内にエッチングされたトレンチを充填した後、上方のトレンチ範囲のシリコンをトランジスタの高ドープされたソース及びドレイン領域を形成するためにそれ自体公知の方法でドーピングする。ソース／ドレイン領域のドーピングには通常使用されるあらゆる材料を使用することができる。ｎチャネルトランジスタに適したドーピング原子は特にリン及び砒素であり、ｐチャネルトランジスタにはとりわけホウ素を挙げることができる。
【００１０】
層抵抗を低減するにはソース／ドレイン領域上に更に金属ケイ化物層を施すことができる。この金属ケイ化物層は上方のトレンチエッジを閉鎖すると有利である。この金属ケイ化物層は例えばケイ化チタンから成り、通常法で上方のトレンチ範囲のドープされたシリコン上に形成可能である。特にサリサイド技術（Ｓａｌｉｃｉｄｅ＝自己整合されたケイ化物）が適している。
【００１１】
エッチングされ、ドープされていないか又は極めて低度にドープされたシリコンで満たされたトレンチの大きさは、それぞれ誘電体により絶縁すべきＭＯＳトランジスタの形状を標準とする。トレンチ断面は主として相応するソース又はドレイン領域の底面に、この底面上の完全な絶縁を保証するために、相当すると有利である。トレンチの深さは通常のＣＭＯＳトランジスタには一般に約０．３〜１μｍの範囲、特に０．５〜０．７μｍである。
【００１２】
本発明によればＣＭＯＳ回路のソース／ドレイン領域は
ａ）単結晶シリコンのソース／ドレイン領域内に異方性エッチングによりトレンチを形成し、
ｂ）トレンチをドープされていないか又は極めて低度にドープされたシリコンの析出により満たし、
ｃ）析出されたシリコンをトレンチのエッジまで又はトレンチのエッジの若干下方まで等方性にエッチバックし、
ｄ）上方のトレンチ範囲に析出されたシリコンをドーピングする
各工程から成る方法ににより製造される。
【００１３】
工程ａ）〜ｄ）をゲート電極のパターン化及びＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｏｅｄ Ｄｒａｉｎ＝軽くドープされたドレイン）領域の形成に引続いて実施すると有利である。これらの製造工程は従来の方法により実現可能である。
【００１４】
工程ｄ）に引続いてソース／ドレイン領域内の上方のトレンチ範囲のドープされたシリコンに隣接して（もしそれが望ましい場合には）金属ケイ化物層を形成してもよい。
【００１５】
本発明方法の有利な実施形態では、まずＣＭＯＳ回路の個々のトランジスタの側方を絶縁するためにトレンチの絶縁が行われる。その場合例えば二酸化シリコンを絶縁材料として使用するいわゆるシャロー・トレンチ絶縁のようなそれ自体公知の方法が適している。通常法で行われたそれ自体公知の方法でのポリシリコンの析出及びパターン化によるゲート酸化物及びゲート電極の形成後、ゲート電極の側面は従来通りに絶縁される（スペーサの製造）。引続きＬＤＤトランジスタのソース／ドレイン領域を公知の処理工程によるイオン注入により形成する。それに引続いて前記の工程ａ）〜ｄ）を行い、所望の場合には金属ケイ化物層をトレンチ内のドープされたシリコン上に施す。
【００１６】
エッチングされたトレンチをシリコンで満たす場合（ｂ）工程）、有利にはプロセス温度を基板の既にドープされた範囲に対してはドーピング原子が拡散されないように選択するように注意する。上方トレンチの範囲に析出されたシリコンのドーピング（ｄ）工程）は、低エネルギーでかつ低温での短時間の熱処理により行われると有利である。
【００１７】
更にＣＭＯＳ回路の仕上げ製造後のその他の加工工程はそれ自体公知の方法で実施可能である。
【００１８】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００１９】
図１は本発明のＣＭＯＳ回路１のｎチャネルトランジスタの範囲を切断して示すものである。ｐチャネルトランジスタは後に同様にして形成される。
【００２０】
図１に示されているｎチャネルトランジスタの部分は、側方をｐドープされたシリコンウェハから成る基板２のエッチングにより形成され引続き二酸化シリコンで満たされた絶縁トレンチ（シャロー・トレンチ）９により限定されている。トレンチの深さは例えば０．７μｍである。ｐドープ基板２上にｎ+ ポリシリコンから成るゲート電極７が配設されており、ゲート酸化物１０によりｐ基板２と分離されている。側面１１及びｐ基板２に面していないゲート電極７の上側は二酸化シリコンから成る絶縁層１２で覆われている。ドレイン領域８はゲート電極７の下方の範囲内までｎドープされている。本発明ではドレイン領域にはその絶縁のため深さが例えば０．６μｍのトレンチ３がエッチングされている。このトレンチ３は選択エピタキシー又はポリシリコンの析出により形成可能であるドープされていないシリコンで満たされており、引続きエッチバックされるので、シリコンの表面は若干トレンチエッジの下及び絶縁トレンチ９の表面の下方になる。トレンチの上方の範囲５内ではシリコンは例えば砒素で高くｎドープされている。この高くドープされたシリコン表面上にはサリサイド法でケイ化チタン層６が析出されている。
【００２１】
図示の装置によりｎチャネルトランジスタが形成され、図示されているそのドレイン領域８は周囲を誘電体により絶縁されている。ドレイン領域の下に形成されたトレンチがその下方の領域をドープされていないか又は極めて低度にドープされているシリコンで満たされていることにより、トレンチはドレイン領域をその下にあるｐ基板２に対して効果的に絶縁する。シャロー・トレンチ絶縁は個々のトランジスタの側方を絶縁する。
【００２２】
このようにして本発明により従来の基板及び方法の使用下に周囲を絶縁されたソース／ドレイン領域を有するＣＭＯＳ回路を製造することができる。公知のＳＯＩ技術に比べて本発明は回路を一層容易に製造できる利点を有し、その際ＳＯＩ技術を使用した場合に生じるＭＯＳトランジスタの基板領域の浮動は回避される。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ回路のｎチャネルトランジスタ部分の切断面図。
【符号の説明】
１ ＣＭＯＳ回路
２ ｐ基板
３ トレンチ
４ シリコン
５ トレンチの上方部分
６ ケイ化チタン層
７ ゲート電極
８ （ｎドープ）ＬＤＤ（ドレイン）領域
９ 絶縁トレンチ
１０ ゲート酸化物
１１ ゲート電極の側面
１２ 絶縁層
【発明の属する技術分野】
本発明は、周囲を誘電体により絶縁されたソース／ドレイン領域を有するＣＭＯＳ回路及びその製造方法に関する。
【０００２】
【従来の技術】
ソース／ドレイン領域の周囲を絶縁されているこの種の回路はｎ−及びｐ−チャネル間に寄生ｐｎ接合を十分に排除された極めて狭い間隔を実現する利点を有する。これは一層迅速なスイッチングを可能とし、比較的低い層抵抗で平面的なソース／ドレイン−ドーピング分布を実現することを可能とする。
【０００３】
しかしこれまで公知の周囲を絶縁されたソース／ドレイン領域を有する回路は製造が極めて困難である。通常例えばいわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ Ｂｙ Ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｏｘｉｇｅｎ）又はＢＥＳＯＩ（Ｂｏｎｄｅｄ Ｅｔｃｈｅｄ−Ｂａｃｋ Ｓｉｌｉｃｏｎ ｏｎ Ｉｓｏｌａｔｏｒ）法の使用下に一般に二酸化シリコンから成る埋込み絶縁層上に薄い単結晶シリコン層を形成するいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｓｏｌａｔｏｒ）技術が使用される。引続きＭＯＳトランジスタのチャネル領域を形成する単結晶シリコン層を絶縁層上に製造することは困難であり、時間及び経費を要するものである。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、単結晶シリコンから成る普通のウェハから出発して、従来の処理工程の使用下に容易にかつ価格的に有利に製造することのできる周囲を絶縁されたソース／ドレイン領域を有するＣＭＯＳ回路及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は、本発明の請求項１に記載のＣＭＯＳ回路及び請求項１０に記載のその製造方法により解決される。本発明の実施態様及び有利な実施形態は従属請求項から明かである。
【０００６】
本発明によるＣＭＯＳ回路は、ＳＯＩ技術を使用して製造される回路とはウェハの構成要素であるチャネル領域が単結晶シリコンである点で異なっている。ソース／ドレイン領域の絶縁はソース／ドレイン領域内にシリコンで満たされるトレンチを形成することにより行われる。本発明によればｎ又はｐチャネルトランジスタ内に形成されるトレンチはドープされていないか又は極めて低度にドープされたシリコンで満たされる。即ちトレンチ内に析出されたシリコンは完全に又は殆ど完全に空乏化され、それにより誘電体により絶縁する層の作用をする。誘電性絶縁層の容量は主としてその誘電率及び厚さにより決定される。それとは逆にこの層は殆ど印加電圧とは無関係である。
【０００７】
ソース／ドレイン領域内のトレンチの充填には基本的に単結晶、多結晶又は非晶質シリコンが適している。トレンチは例えば多結晶又は非晶質シリコンの同形析出により充填可能である。選択エピタキシーによりトレンチ内に析出されたドープされていないシリコンを使用すると特に有利である。比較的直径の小さい大きなアスペクト比を有するトレンチは、同形析出によりポリシリコン又は非晶質シリコンで満たされると有利である。引続き析出されたシリコンはトレンチの表面まで、即ち上方のトレンチのエッジまで、又は場合によってはトレンチの表面の若干下まで等方性にエッチバックされる。それには通常シリコンのエッチングに使用される方法が用いられる。
【０００８】
ドープされていないシリコンの代わりに、極めて低度にドープされたシリコンを使用する場合、基本的にシリコンをドーピングするのに通常使用される全ての化合物でドープすることができる。その例としてホウ素、リン又は砒素を挙げることができる。その際ドーピングの程度は充填されるトレンチが周囲の基板に対してなお十分に絶縁作用を有する程度に選択される。
【０００９】
ソース／ドレイン領域内にエッチングされたトレンチを充填した後、上方のトレンチ範囲のシリコンをトランジスタの高ドープされたソース及びドレイン領域を形成するためにそれ自体公知の方法でドーピングする。ソース／ドレイン領域のドーピングには通常使用されるあらゆる材料を使用することができる。ｎチャネルトランジスタに適したドーピング原子は特にリン及び砒素であり、ｐチャネルトランジスタにはとりわけホウ素を挙げることができる。
【００１０】
層抵抗を低減するにはソース／ドレイン領域上に更に金属ケイ化物層を施すことができる。この金属ケイ化物層は上方のトレンチエッジを閉鎖すると有利である。この金属ケイ化物層は例えばケイ化チタンから成り、通常法で上方のトレンチ範囲のドープされたシリコン上に形成可能である。特にサリサイド技術（Ｓａｌｉｃｉｄｅ＝自己整合されたケイ化物）が適している。
【００１１】
エッチングされ、ドープされていないか又は極めて低度にドープされたシリコンで満たされたトレンチの大きさは、それぞれ誘電体により絶縁すべきＭＯＳトランジスタの形状を標準とする。トレンチ断面は主として相応するソース又はドレイン領域の底面に、この底面上の完全な絶縁を保証するために、相当すると有利である。トレンチの深さは通常のＣＭＯＳトランジスタには一般に約０．３〜１μｍの範囲、特に０．５〜０．７μｍである。
【００１２】
本発明によればＣＭＯＳ回路のソース／ドレイン領域は
ａ）単結晶シリコンのソース／ドレイン領域内に異方性エッチングによりトレンチを形成し、
ｂ）トレンチをドープされていないか又は極めて低度にドープされたシリコンの析出により満たし、
ｃ）析出されたシリコンをトレンチのエッジまで又はトレンチのエッジの若干下方まで等方性にエッチバックし、
ｄ）上方のトレンチ範囲に析出されたシリコンをドーピングする
各工程から成る方法ににより製造される。
【００１３】
工程ａ）〜ｄ）をゲート電極のパターン化及びＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｏｅｄ Ｄｒａｉｎ＝軽くドープされたドレイン）領域の形成に引続いて実施すると有利である。これらの製造工程は従来の方法により実現可能である。
【００１４】
工程ｄ）に引続いてソース／ドレイン領域内の上方のトレンチ範囲のドープされたシリコンに隣接して（もしそれが望ましい場合には）金属ケイ化物層を形成してもよい。
【００１５】
本発明方法の有利な実施形態では、まずＣＭＯＳ回路の個々のトランジスタの側方を絶縁するためにトレンチの絶縁が行われる。その場合例えば二酸化シリコンを絶縁材料として使用するいわゆるシャロー・トレンチ絶縁のようなそれ自体公知の方法が適している。通常法で行われたそれ自体公知の方法でのポリシリコンの析出及びパターン化によるゲート酸化物及びゲート電極の形成後、ゲート電極の側面は従来通りに絶縁される（スペーサの製造）。引続きＬＤＤトランジスタのソース／ドレイン領域を公知の処理工程によるイオン注入により形成する。それに引続いて前記の工程ａ）〜ｄ）を行い、所望の場合には金属ケイ化物層をトレンチ内のドープされたシリコン上に施す。
【００１６】
エッチングされたトレンチをシリコンで満たす場合（ｂ）工程）、有利にはプロセス温度を基板の既にドープされた範囲に対してはドーピング原子が拡散されないように選択するように注意する。上方トレンチの範囲に析出されたシリコンのドーピング（ｄ）工程）は、低エネルギーでかつ低温での短時間の熱処理により行われると有利である。
【００１７】
更にＣＭＯＳ回路の仕上げ製造後のその他の加工工程はそれ自体公知の方法で実施可能である。
【００１８】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００１９】
図１は本発明のＣＭＯＳ回路１のｎチャネルトランジスタの範囲を切断して示すものである。ｐチャネルトランジスタは後に同様にして形成される。
【００２０】
図１に示されているｎチャネルトランジスタの部分は、側方をｐドープされたシリコンウェハから成る基板２のエッチングにより形成され引続き二酸化シリコンで満たされた絶縁トレンチ（シャロー・トレンチ）９により限定されている。トレンチの深さは例えば０．７μｍである。ｐドープ基板２上にｎ+ ポリシリコンから成るゲート電極７が配設されており、ゲート酸化物１０によりｐ基板２と分離されている。側面１１及びｐ基板２に面していないゲート電極７の上側は二酸化シリコンから成る絶縁層１２で覆われている。ドレイン領域８はゲート電極７の下方の範囲内までｎドープされている。本発明ではドレイン領域にはその絶縁のため深さが例えば０．６μｍのトレンチ３がエッチングされている。このトレンチ３は選択エピタキシー又はポリシリコンの析出により形成可能であるドープされていないシリコンで満たされており、引続きエッチバックされるので、シリコンの表面は若干トレンチエッジの下及び絶縁トレンチ９の表面の下方になる。トレンチの上方の範囲５内ではシリコンは例えば砒素で高くｎドープされている。この高くドープされたシリコン表面上にはサリサイド法でケイ化チタン層６が析出されている。
【００２１】
図示の装置によりｎチャネルトランジスタが形成され、図示されているそのドレイン領域８は周囲を誘電体により絶縁されている。ドレイン領域の下に形成されたトレンチがその下方の領域をドープされていないか又は極めて低度にドープされているシリコンで満たされていることにより、トレンチはドレイン領域をその下にあるｐ基板２に対して効果的に絶縁する。シャロー・トレンチ絶縁は個々のトランジスタの側方を絶縁する。
【００２２】
このようにして本発明により従来の基板及び方法の使用下に周囲を絶縁されたソース／ドレイン領域を有するＣＭＯＳ回路を製造することができる。公知のＳＯＩ技術に比べて本発明は回路を一層容易に製造できる利点を有し、その際ＳＯＩ技術を使用した場合に生じるＭＯＳトランジスタの基板領域の浮動は回避される。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ回路のｎチャネルトランジスタ部分の切断面図。
【符号の説明】
１ ＣＭＯＳ回路
２ ｐ基板
３ トレンチ
４ シリコン
５ トレンチの上方部分
６ ケイ化チタン層
７ ゲート電極
８ （ｎドープ）ＬＤＤ（ドレイン）領域
９ 絶縁トレンチ
１０ ゲート酸化物
１１ ゲート電極の側面
１２ 絶縁層
Claims (15)
- 単結晶シリコン（２）内にエッチングにより設けられたトレンチ（３）と、
該トレンチ（３）内を満たすドープされていないか又は極めて低度にドープされたシリコン（４）と、
該シリコン（４）の上方の範囲（５）に形成されたソース／ドレイン領域と、
該ソース／ドレイン領域を囲み、該領域を周囲に対し絶縁する誘電体と
からなるＣＭＯＳ回路。 - ドープされていないか又は低度にドープされたシリコン（４）が単結晶、多結晶又は非晶質シリコンであることを特徴とする請求項１記載のＣＭＯＳ回路。
- シリコン（４）が析出された多結晶又は非晶質シリコンであることを特徴とする請求項１又は２記載のＣＭＯＳ回路。
- シリコン（４）が選択エピタキシーにより析出されたドープされていないシリコンであることを特徴とする請求項１又は２記載のＣＭＯＳ回路。
- トレンチ（３）の上方の範囲（５）を満たすシリコン（４）がドープされていることを特徴とする請求項１乃至４の１つに記載のＣＭＯＳ回路。
- トレンチ（３）の上方の範囲（５）を満たすドープされたシリコン上に、金属ケイ化物から成る層（６）が配設されていることを特徴とする請求項１乃至５の１つに記載のＣＭＯＳ回路。
- 金属ケイ化物（６）がケイ化チタンであることを特徴とする請求項６記載のＣＭＯＳ回路。
- トレンチ（３）が０．３〜１μｍの深さを有することを特徴とする請求項１乃至７の１つに記載のＣＭＯＳ回路。
- 個々のトランジスタが絶縁材料で満たされた絶縁トレンチ（９）により互いに絶縁されていることを特徴とする請求項１乃至８の１つに記載のＣＭＯＳ回路。
- ａ）単結晶シリコン（２）内に異方性エッチングによりトレンチ（３）を形成し、次に
ｂ）トレンチ（３）をドープされていないか又は極めて低度にドープされたシリコン（４）の析出により満たし、次に
ｃ）トレンチ（３）内に析出されたシリコン（４）をトレンチ（３）の深さと同じかそれより薄くなるように等方性にエッチバックし、しかる後
ｄ）トレンチ（３）内に析出されたシリコン（４）の上方の範囲（５）をドーピングしてソース／ドレイン領域を形成する
各工程を含んでいることを特徴とする請求項１乃至９の１つに記載のＣＭＯＳ回路の製造方法。 - 工程ａ）〜ｄ）をゲート電極（７）のパターン化及びＬＤＤ領域（８）の形成に引続いて行うことを特徴とする請求項１０記載の方法。
- 工程ｄ）に引続いて金属ケイ化物層（６）をトレンチ（３）内のドープされたシリコン上に施すことを特徴とする請求項１０又は１１記載の方法。
- Ａ）トランジスタの側方を絶縁するために単結晶シリコン内に絶縁トレンチ（９）を形成し、次に
Ｂ）ゲート酸化物（１０）を形成するためにゲート酸化を行い、次に
Ｃ）ポリシリコンの析出及びパターン化によりゲート電極（７）を形成し、次に
Ｄ）ゲート電極（７）の側面（１１）を酸化し、次に
Ｅ）ＬＤＤ領域（８）を形成するためにイオン注入し、次に
Ｆ）異方性エッチングによりトレンチ（３）を形成し、次に
Ｇ）ドープされていないか又は極めて低度にドープされたシリコン（４）の析出によりトレンチ（３）を満たし、次に
Ｈ）トレンチ（３）内に析出されたシリコン（４）をトレンチ（３）の深さと同じかそれより薄くなるように等方性にエッチバックし、次に
Ｉ）トレンチ（３）内に析出されたシリコン（４）の上方の範囲（５）をドーピングしてソース／ドレイン領域を形成する
各工程を含んでいることを特徴とする請求項１０乃至１２の１つに記載の方法。 - 前記Ｉ）の工程に引続いて、金属ケイ化物（６）をトレンチ（３）内のドープされたシリコン上に施す工程を含んでいることを特徴とする請求項１３記載の方法。
- 前記トレンチ（３）内に析出されたシリコン（４）の上方の範囲をドーピングしてソース／ドレイン領域を形成する工程を、低エネルギーでかつ低温での短時間熱処理により実施することを特徴とする請求項１０乃至１４の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19706789.1 | 1997-02-20 | ||
| DE19706789A DE19706789C2 (de) | 1997-02-20 | 1997-02-20 | CMOS-Schaltung mit teilweise dielektrisch isolierten Source-Drain-Bereichen und Verfahren zu ihrer Herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242297A JPH10242297A (ja) | 1998-09-11 |
| JP3822743B2 true JP3822743B2 (ja) | 2006-09-20 |
Family
ID=7820973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05006298A Expired - Fee Related JP3822743B2 (ja) | 1997-02-20 | 1998-02-16 | Ｃｍｏｓ回路及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6124156A (ja) |
| JP (1) | JP3822743B2 (ja) |
| DE (1) | DE19706789C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030190669A1 (en) * | 1998-12-30 | 2003-10-09 | Genentech, Inc. | Secreted and transmembrane polypeptides and nucleic acids encoding the same |
| US6399973B1 (en) * | 2000-12-29 | 2002-06-04 | Intel Corporation | Technique to produce isolated junctions by forming an insulation layer |
| US6916398B2 (en) * | 2001-10-26 | 2005-07-12 | Applied Materials, Inc. | Gas delivery apparatus and method for atomic layer deposition |
| DE10257098B4 (de) * | 2002-12-05 | 2005-05-25 | X-Fab Semiconductor Foundries Ag | Verfahren zum Erzeugen hermetisch dicht geschlossener dielektrisch isolierender Trenngräben |
| US7023068B1 (en) * | 2003-11-17 | 2006-04-04 | National Semiconductor Corporation | Method of etching a lateral trench under a drain junction of a MOS transistor |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62162362A (ja) * | 1986-01-10 | 1987-07-18 | Mitsubishi Electric Corp | Ｍｏｓ型集積回路及びその製造方法 |
| US5043778A (en) * | 1986-08-11 | 1991-08-27 | Texas Instruments Incorporated | Oxide-isolated source/drain transistor |
| US5132755A (en) * | 1989-07-11 | 1992-07-21 | Oki Electric Industry Co. Ltd. | Field effect transistor |
| US5236863A (en) * | 1992-06-01 | 1993-08-17 | National Semiconductor Corporation | Isolation process for VLSI |
| US6917083B1 (en) * | 1995-07-27 | 2005-07-12 | Micron Technology, Inc. | Local ground and VCC connection in an SRAM cell |
| US5777370A (en) * | 1996-06-12 | 1998-07-07 | Advanced Micro Devices, Inc. | Trench isolation of field effect transistors |
-
1997
- 1997-02-20 DE DE19706789A patent/DE19706789C2/de not_active Expired - Lifetime
-
1998
- 1998-02-16 JP JP05006298A patent/JP3822743B2/ja not_active Expired - Fee Related
- 1998-02-20 US US09/027,015 patent/US6124156A/en not_active Expired - Lifetime
-
2000
- 2000-07-21 US US09/621,182 patent/US6404034B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6404034B1 (en) | 2002-06-11 |
| JPH10242297A (ja) | 1998-09-11 |
| DE19706789A1 (de) | 1998-08-27 |
| US6124156A (en) | 2000-09-26 |
| DE19706789C2 (de) | 1999-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI255543B (en) | A CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture | |
| US8106456B2 (en) | SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics | |
| US5736419A (en) | Method of fabricating a raised source/drain MOSFET using self-aligned POCl3 for doping gate/source/drain regions | |
| JP5079687B2 (ja) | Ｓｏｉデバイスの製造方法 | |
| US6008097A (en) | MOS transistor of semiconductor device and method of manufacturing the same | |
| US20050090066A1 (en) | Method and manufacture of thin silicon on insulator (soi) with recessed channel and devices manufactured thereby | |
| US20120104495A1 (en) | Semiconductor structure and method for manufacturing the same | |
| US5920108A (en) | Late process method and apparatus for trench isolation | |
| US7115965B2 (en) | Vertical bipolar transistor with a majority carrier accumulation layer as a subcollector for SOI BiCMOS with reduced buried oxide thickness for low-substrate bias operation | |
| JPH10135226A (ja) | 横方向ゲッタリングを用いた半導体素子の製造方法 | |
| JPH11274496A (ja) | 改良されたインプラントを有する電界効果トランジスタおよびその製造方法 | |
| KR100344734B1 (ko) | 자기 정렬 동적 임계치 전계 효과 디바이스 및 그의 제조 방법 | |
| US5872044A (en) | Late process method for trench isolation | |
| US6734109B2 (en) | Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon | |
| JP2001110911A (ja) | Ｓｏｉ構造を有する半導体素子及びその製造方法 | |
| WO2011043870A2 (en) | Split level shallow trench isolation for area efficient body contacts in soi mosfets | |
| US7638844B2 (en) | Manufacturing method of semiconductor-on-insulator region structures | |
| JP2000196069A (ja) | 絶縁ゲ―ト型電界効果トランジスタ、半導体ボディ、電界効果トランジスタを作成する方法、および半導体ボディを作成する方法 | |
| US6627484B1 (en) | Method of forming a buried interconnect on a semiconductor on insulator wafer and a device including a buried interconnect | |
| KR20030050995A (ko) | 고집적 트랜지스터의 제조 방법 | |
| JP2000216386A (ja) | 浅い接合部を有する半導体デバイスの製作 | |
| KR100271266B1 (ko) | 화학적기계연마를사용하여cmos와bicmos공정에서자기정렬외부콘택트를형성하는방법 | |
| JP3822743B2 (ja) | Ｃｍｏｓ回路及びその製造方法 | |
| US6593617B1 (en) | Field effect transistors with vertical gate side walls and method for making such transistors | |
| US6743666B1 (en) | Selective thickening of the source-drain and gate areas of field effect transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060525 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060623 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |