DE19706789C2 - CMOS-Schaltung mit teilweise dielektrisch isolierten Source-Drain-Bereichen und Verfahren zu ihrer Herstellung - Google Patents

CMOS-Schaltung mit teilweise dielektrisch isolierten Source-Drain-Bereichen und Verfahren zu ihrer Herstellung

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Description

Die Erfindung betrifft eine CMOS-Schaltung mit teilweise dielek­ trisch isolierten Source-Drain-Bereichen sowie ein Verfahren zu ihrer Herstellung. Unter einem dielektrisch isolierten Source-Drain-Bereich ist im folgenden zu verstehen, daß der S/D-Bereich an seiner unteren (d. h. der Substratoberfläche abgewandten) Grenzfläche und an den dem Transistor-Kanal abgewandten Grenzflächen (also am Außenrand) dielektrisch isoliert ist. Dagegen liegt zur Kanalseite hin und an der mit einem Anschluß zu versehenden oberen Grenzfläche keine dielektrische Isolation vor.
Derartige Schaltungen mit dielektrischer Isolation der Source-Drain- Bereiche haben den Vorteil, daß sehr kleine Abstände zwischen n- und p-Kanälen realisiert werden können, bei denen parasi­ täre pn-Übergänge weitgehend ausgeschlossen sind. Es können schnellere Schaltungen erhalten werden und flache Source- Drain-Dotierprofile bei kleinerem Schichtwiderstand reali­ siert werden.
Die bisher bekannten Schaltungen mit dielektrisch isolierten Source-Drain-Bereichen sind jedoch nur schwer herstellbar. Üblicherweise werden sogenannte SOI-Techniken eingesetzt (SOI = Silicon On Isolator), bei denen beispielsweise unter Ver­ wendung der sogenannten SIMOX(Separation By Implantation Of Oxigen)- oder BESOI(Bonded Etched-Back Silicon On Isolator)- Verfahren eine dünne monokristalline Siliciumschicht auf ei­ ner vergrabenen Isolationsschicht, im allgemeinen aus Sili­ ciumdioxid, erzeugt wird. Die Herstellung der monokristalli­ nen Siliciumschicht, in der anschließend die Kanalgebiete des MOS-Transistors erzeugt werden, auf der Isolationsschicht ist schwierig, zeitaufwendig und teuer.
Aus US 5 132 755 ist eine CMOS-Schaltung mit dielektrischer Isolation der Source-Drain-Bereiche bekannt, bei der im Bereich der S/D-Gebiete Gräben im Substrat vorgesehen sind, die mit Siliziumoxid und darüberliegendem dotierten Polysilizium aufgefüllt sind. Das dotierte Polysilizium bildet die S/D- Gebiete. Die Isolation am Außenrand der S/D-Gebiete erfolgt durch ein weiteres Siliziumoxid.
In US 5 043 778 ist eine ähnliche CMOS-Schaltung beschrieben. Dabei werden mit Oxid ausgekleidete Gräben mit dotiertem Polysilizium als S/D-Gebiete aufgefüllt, der Kontakt zum Kanalgebiet muß durch eine isotrope Ätzung erzeugt werden.
Ferner ist bekannt, dielektrisch isolierte S/D-Gebiete in einer epitaktischen Schicht auf einem Substrat herzustellen. Dazu wird ein Substrat mit Isolationsgebieten entsprechend den herzustellenden S/D-Gebieten und planarer Oberfläche verwendet. Die darauf aufgewachsene epitaktische Si-Schicht ist dann monokristallin im Kanalgebiet und polykristallin in den S/D-Gebieten, die nach unten durch die Isolationsgebiete isoliert sind. Ein derartiges Verfahren ist in US 4 916 508 beschrieben.
Alle diese Verfahren sind relativ aufwendig oder schwierig.
Aufgabe der Erfindung ist es, eine CMOS-Schaltung mit dielektrisch isolierten Source-Drain-Bereichen zu schaffen, die - ausge­ hend von einem üblichen Wafer aus monokristallinem Silicium - unter Verwendung herkömmlicher Verfahrensschritte leicht und kostengünstig herstellbar ist.
Die Lösung der Aufgabe gelingt mit der CMOS-Schaltung gemäß Anspruch 1. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung dieser Schaltung gemäß Anspruch 10. Weiter­ bildungen und bevorzugte Ausführungsformen ergeben sich aus den Unteransprüchen.
Die erfindungsgemäße CMOS-Schaltung unterscheidet sich von einer unter Verwendung der SOI-Techniken hergestellten Schal­ tung dadurch, daß die Kanalgebiete Bestandteil des Wafers aus monokristallinem Silicium sind. Die Isolation der Source- Drain-Bereiche erfolgt dadurch, daß in den Source-Drain-Be­ reichen Gräben erzeugt werden, die mit Silicium aufgefüllt werden. Erfindungsgemäß werden die in einem N- oder P-Kanal- Transistor erzeugten Gräben mit undotiertem oder sehr niedrig dotiertem Silicium aufgefüllt. Das in den Gräben abgeschie­ dene Silicium ist also vollständig oder nahezu vollständig verarmt und stellt somit eine dielektrisch isolierende Schicht dar. Die Kapazität dieser dielektrisch isolierenden Schicht wird im wesentlichen durch deren Permittivität und Dicke bestimmt. Sie ist dagegen weitgehend unabhängig von der anliegenden Spannung.
Zur Auffüllung der Gräben in den Source-Drain-Bereichen eig­ net sich grundsätzlich monokristallines, polykristallines oder amorphes Silicium. Die Gräben können beispielsweise durch konforme Abscheidung polykristallinen oder amorphen Si­ liciums gefüllt werden. Besonders bevorzugt wird undotiertes Silicium verwendet, welches durch selektive Epitaxie in die Gräben abgeschieden wurde (sogenanntes SEG). Gräben geringe­ ren Grabendurchmessers und großen Aspektverhältnisses werden zweckmäßig durch konforme Abscheidung von Polysilicium oder amorphem Silicium gefüllt. Anschließend wird das abgeschie­ dene Silicium isotrop bis zur Grabenoberfläche, d. h. bis zum oberen Grabenrand, oder gegebenenfalls bis geringfügig unter die Grabenoberfläche zurückgeätzt. Hierzu können die übli­ cherweise zum Ätzen von Silicium eingesetzten Verfahren ver­ wendet werden.
Wird anstelle undotierten Siliciums sehr niedrig dotiertes Silicium verwendet, kann dieses grundsätzlich mit allen übli­ cherweise zur Dotierung von Silicium verwendeten Verbindungen dotiert sein. Beispielhaft können Bor, Phosphor oder Arsen genannt werden. Das Ausmaß der Dotierung wird dabei so ge­ wählt, daß der gefüllte Graben gegenüber dem umliegenden Substrat noch hinreichend isolierend wirkt.
Nach Auffüllung der in die Source-Drain-Bereiche geätzten Gräben wird das Silicium im oberen Grabenbereich auf an sich bekannte Weise dotiert, um die hochdotierten Source- und Drain-Zonen des Transistors herzustellen. Es können alle üb­ licherweise zur Dotierung von Source-Drain-Zonen eingesetzten Materialien verwendet werden. Geeignete Dotieratome für N-Ka­ nal-Transistoren sind insbesondere Phosphor und Arsen, für P- Kanal-Transistoren kann vor allem Bor genannt werden.
Um den Schichtwiderstand zu reduzieren, kann auf Source- und Drain-Zonen außerdem eine Metallsilicidschicht aufgebracht werden. Vorzugsweise schließt diese Metallsilicidschicht mit der oberen Grabenkante ab. Diese Metallsilicidschicht kann beispielsweise aus Titansilicid bestehen und wird auf übliche Weise auf dem dotierten Silicium im oberen Grabenbereich er­ zeugt. Geeignet ist insbesondere die Salicide-Technik (Salicide = Self Aligned Silicide).
Die Größe der geätzten und mit undotiertem oder sehr niedrig dotiertem Silicium aufgefüllten Gräben richtet sich nach der Ausgestaltung der jeweils dielektrisch zu isolierenden MOS- Transistoren. Zweckmäßig entspricht der Grabenquerschnitt im wesentlichen der Grundfläche des entsprechenden Source- oder Drain-Gebiets, um eine vollständige Isolation über diese Flä­ che zu gewährleisten. Die Tiefe der Gräben wird für übliche CMOS-Transistoren im allgemeinen im Bereich von etwa 0,3 bis 1 µm und insbesondere zwischen 0,5 und 0,7 µm liegen.
Erfindungsgemäß werden die Source-Drain-Bereiche der erfin­ dungsgemäßen CMOS-Schaltungen durch ein Verfahren herge­ stellt, welches die folgenden Schritte umfaßt:
  • a) Erzeugen von Gräben in den Source-Drain-Bereichen des monokristallinen Siliciums durch anisotropes Ätzen;
  • b) Auffüllen der Gräben durch Abscheidung undotierten oder sehr niedrig dotierten Siliciums;
  • c) Isotropes Rückätzen des abgeschiedenen Siliciums bis zur Grabenkante oder geringfügig unterhalb der Grabenkante und
  • d) Dotieren des abgeschiedenen Siliciums im oberen Grabenbe­ reich.
Zweckmäßig werden die Schritte a) bis d) im Anschluß an die Strukturierung der Gateelektrode und die Erzeugung der LDD(Lightly Doped Drain)-Bereiche ausgeführt. Letztgenannte Herstellungsschritte können auf herkömmliche Weise durchge­ führt werden.
Im Anschluß an Schritt d) kann, wenn dies gewünscht wird, in den Source-Drain-Bereichen eine Metallsilicidschicht erzeugt werden, welche dem dotierten Silicium im oberen Grabenbereich benachbart ist.
In einer bevorzugten Form des erfindungsgemäßen Verfahrens wird zunächst die Grabenisolation zur seitlichen Isolierung der einzelnen Transistoren der CMOS-Schaltung durchgeführt. Hier eignen sich an sich bekannte Verfahren wie die soge­ nannte Shallow Trench-Isolierung, welche beispielsweise Sili­ ciumdioxid als Isolationsmaterial verwendet. Nach der auf üb­ liche Weise erfolgten Herstellung des Gateoxids und der Her­ stellung der Gateelektrode durch Abscheiden und Strukturieren von Polysilicium auf an sich bekannte Weise werden die Flan­ ken der Gateelektrode auf herkömmliche Art isoliert (Herstellung der Spacer). Anschließend werden die Source- und Drain-Zonen der LDD-Transistoren durch Ionenimplantation mit­ tels bekannter Verfahrensschritte erzeugt. Im Anschluß daran folgen die vorstehend beschriebenen Schritte a) bis d) und, falls gewünscht, die Aufbringung einer Metallsilicidschicht auf das dotierte Silicium in den Gräben.
Bei der Auffüllung der geätzten Gräben mit Silicium (Schritt b)) ist zweckmäßig darauf zu achten, daß die Prozeßtemperatur so gewählt wird, daß in bereits dotierten Bereichen des Substrats keine Diffusion der Dotieratome ausgelöst wird. Die Dotierung des abgeschiedenen Siliciums im oberen Graben­ bereich (Schritt d)) erfolgt zweckmäßig bei niedriger Energie und durch kurzzeitiges Tempern bei niedriger Temperatur.
Die weiteren Bearbeitungsschritte zur Herstellung der ferti­ gen CMOS-Schaltung können dann auf an sich bekannte Weise durchgeführt werden.
Die Erfindung soll nachfolgend am Beispiel einer Zeichnung näher erläutert werden. Darin zeigt
Fig. 1 schematisch eine Teil-Schnittansicht einer er­ findungsgemäßen CMOS-Schaltung im Bereich eines N-Kanal-Transistors nach Herstellung der Source-Drain-Gebiete.
Im einzelnen zeigt Fig. 1 einen Ausschnitt einer erfindungs­ gemäßen CMOS-Schaltung 1 im Bereich eines N-Kanal-Transi­ stors. Für P-Kanal-Transistoren gilt das nachfolgende analog.
Der in Fig. 1 gezeigte N-Kanal-Transistorbereich ist seitlich durch isolierende Gräben (Shallow Trenches) 9 begrenzt, die durch Ätzen des p-dotierten Siliciumwafers 2 erzeugt und an­ schließend mit Siliciumdioxid aufgefüllt wurden. Die Graben­ tiefe beträgt beispielsweise 0,7 µm. Auf dem p-Substrat 2 ist eine Gateelektrode 7 aus n+-Polysilicium angeordnet, welche vom p-Substrat durch das Gateoxid 10 getrennt ist. Flanken 11 und vom p-Substrat 2 abgewandte Oberseite der Gateelektrode 7 sind mit einer Isolationsschicht 12 aus Siliciumdioxid be­ deckt. Der Drainbereich ist bis in den Bereich unterhalb der Gateelektrode 7 hinein n-dotiert (8). Erfindungsgemäß ist im Drainbereich zu dessen Isolierung ein Graben 3 geätzt, der beispielsweise eine Tiefe von 0,6 µm aufweist. Dieser Graben ist mit undotiertem Silicium gefüllt, das durch selektive Epitaxie oder Abscheidung von Polysilicium erzeugt sein kann und anschließend rückgeätzt wurde, so daß die Oberfläche des Siliciums etwas unterhalb des Grabenrandes und der Oberfläche des Isolationsgrabens 9 zu liegen kommt. Im oberen Bereich 5 ist das Silicium beispielsweise mit Arsen hoch n-dotiert. Auf dieser hochdotierten Siliciumoberfläche ist durch Salicide- Technik eine Titansilicid-Schicht 6 abgeschieden worden.
Durch die gezeigte Anordnung wird ein N-Kanal-Transistor er­ halten, dessen hier dargestellter Drainbereich dielek­ trisch isoliert ist. Dadurch daß der unter dem Drainbereich erzeugte Graben in seinem unteren Bereich mit undotiertem oder mit sehr niedrig dotiertem Silicium gefüllt ist, iso­ liert er den Drainbereich effektiv gegen das darunterliegende p-Substrat. Die Shallow Trench-Isolation sorgt für die seit­ liche Isolierung der einzelnen Transistoren.
Erfindungsgemäß können also unter Verwendung herkömmlicher Substrate und Verfahren CMOS-Schaltungen mit dielektrisch isolier­ ten Source-Drain-Bereichen erhalten werden. Gegenüber den be­ kannten SOI-Techniken hat die Erfindung den Vorteil der leichteren Herstellbarkeit der Schaltungen und vermeidet da­ bei das Floaten der Substratgebiete der MOS-Transistoren, wie es bei Anwenden der SOI-Techniken auftritt.
Bezugszeichenliste
1
CMOS-Schaltung
2
Siliciumwafer
3
Source-/Drain-Graben
4
Silicium
5
oberer Grabenbereich
6
Metallsilicidschicht
7
Gateelektrode
8
LDD-Bereich
9
Shallow Trench
10
Gateoxid
11
Gateelektrodenflanken
12
Isolationsschicht

Claims (13)

1. CMOS-Schaltung (1) mit dielektrisch isolierten Source- Drain-Gebieten, wobei im Bereich der Source-Drain-Gebiete in das monokristalline Silicium (2) geätzte Gräben (3) vorgesehen sind, dadurch gekennzeichnet, daß die geätzten Gräben (3) mit Silicium (4) aufgefüllt sind, wobei im unteren Grabenbereich nur undotiertes oder sehr niedrig dotiertes Silizium vorhanden ist und das Silicium im oberen Grabenbereich (5) dotiert ist.
2. CMOS-Schaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß das Silicium (4) monokristallines, polykristallines oder amorphes Silicium ist.
3. CMOS-Schaltung gemäß einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß das Silicium (4) konform abgeschiedenes polykristallines oder amorphes Silicium ist.
4. CMOS-Schaltung gemäß einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß das Silicium (4) durch selektive Epitaxie abgeschiedenes undotiertes Silicium ist.
5. CMOS-Schaltung gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß auf dem dotierten Silicium im oberen Grabenbereich (5) eine Schicht (6) aus Metallsilicid angeordnet ist.
6. CMOS-Schaltung gemäß Anspruch 5, dadurch gekennzeichnet, daß das Metallsilicid (6) Titansilicid ist.
7. CMOS-Schaltung gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Gräben (3) eine Tiefe von 0,3 bis 1 µm und insbeson­ dere von 0,5 bis 0,7 µm aufweisen.
8. CMOS-Schaltung gemäß einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die einzelnen Transistoren durch mit Isolationsmaterial gefüllte Gräben (9) gegeneinander isoliert sind.
9. Verfahren zur Herstellung einer CMOS-Schaltung gemäß einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß es die folgenden Schritte umfaßt:
  • a) Erzeugen von Gräben (3) in den Source-Drain-Bereichen des monokristallinen Siliciums (2) durch anisotropes Ätzen,
  • b) Auffüllen der Gräben (3) durch Abscheidung undotierten 3 oder sehr niedrig dotierten Siliciums (4),
  • c) Isotropes Rückätzen des abgeschiedenen Siliciums (4) bis zur Grabenkante oder geringfügig unterhalb der Grabenkante,
  • d) Dotieren des abgeschiedenen Siliciums im oberen Grabenbe­ reich (5).
10. Verfahren gemäß Anspruch 9, dadurch gekennzeichnet, daß die Schritte a) bis d) im Anschluß an die Strukturierung der Gateelektrode (7) und die Erzeugung von LDD(Lightly Doped Drain)-Bereichen (8) ausgeführt werden.
11. Verfahren gemäß Anspruch 9 oder 10, dadurch gekennzeichnet, daß im Anschluß an Schritt d) eine Metallsilicidschicht (6) auf das dotierte Silicium im Graben (3) aufgebracht wird.
12. Verfahren gemäß einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß es die folgenden Schritte umfaßt:
  • 1. Grabenisolation zur seitlichen Isolierung der Transistoren,
  • 2. Gateoxidation zur Erzeugung des Gateoxids (10),
  • 3. Erzeugung der Gateelektrode (7) durch Abscheidung und Strukturierung von Polysilicium,
  • 4. Isolierung der Gateelektrodenflanken (11),
  • 5. Ionenimplantation zur Erzeugung der LDD-Bereiche (8),
  • 6. anisotropes Ätzen von Gräben (3) in den Source-Drain-Berei­ chen,
  • 7. Auffüllen der Gräben (3) durch Siliciumabscheidung,
  • 8. isotropes Rückätzen des abgeschiedenen Siliciums (4) bis zur Grabenkante oder geringfügig unterhalb der Grabenkante,
  • 9. Dotieren des abgeschiedenen Siliciums (4) im oberen Graben­ bereich (5) und
  • 10. gegebenenfalls Aufbringen einer Metallsilicidschicht (6) auf das dotierte Silicium in den Gräben (3).
13. Verfahren gemäß einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die Dotierung des abgeschiedenen Siliciums gemäß Schritt d) bei niedriger Energie und durch kurzzeitige Temperung bei niedriger Temperatur erfolgt.
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