JP2008098641A - Ｎａｎｄフラッシュメモリー装置及びその製造方法 - Google Patents

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Abstract

【課題】 ３次元的に配列されたメモリーセル等を備えるＮＡＮＤフラッシュメモリー装置及びその製造方法を提供する。
【解決手段】本装置は、下部半導体層１００及び下部半導体層１００上に配置される少なくとも一つの上部半導体層２００と、下部及び上部半導体層１００、２００の各々の所定の領域内に形成されるドレイン領域等及びソース領域等と、下部及び上部半導体層１００、２００の各々の上部に配置されるゲート構造体１２０、２２０と、ドレイン領域等に接触するビットラインＢＬのプラグ等と、上部半導体層２００の上部に配置されビットラインのプラグに各々接触するビットライン等を備える。このとき、上部半導体層２００は、下部半導体層１００のドレイン領域１１０Ｄの上部に形成されるドレイン貫通部５０１を有し、ビットラインＢＬのプラグ等はドレイン貫通部５０１を貫通して下部半導体層１００に形成されたドレイン領域等に各々接触する。
【選択図】図２ａ

Description

本発明は半導体装置及びその製造方法に関するもので、特に３次元的に配列されたメモリーセル等を備えるＮＡＮＤフラッシュメモリー装置及びその製造方法に関する。
最近、ほとんどの電子製品は半導体装置を備える。前記半導体装置はトランジスター、抵抗及び蓄電器等の電子部品を備え、これらの電子部品は前記電子製品の部分的な機能を行うことができる様に設計された後、半導体基板上に集積される。例えば、コンピュータ又はデジタルカメラなどの電子製品は情報貯蔵の為のメモリーチップ（ｍｅｍｏｒｙ ｃｈｉｐ）、情報制御の為の処理チップ（ｐｒｏｃｅｓｓｉｎｇ ｃｈｉｐ）等の半導体装置を備え、前記メモリーチップ及び処理チップは半導体基板上に集積された前記電子部品を備える。
前記半導体装置には、消費者が要求する性能及び安い価格を満足させる為に更なる高集積化が必要とされる。しかし、半導体装置の高集積化の為には、多くの費用と長い開発期間がかかり、進歩した技術の開発（特に、リソグラフィー技術）が要求される点で、半導体装置の集積度の増加速度は制限される。
係る技術的な制約を克服する為に、最近は３次元的に配列されたトランジスター等を備える半導体装置が提案されている。例えば、特許文献１（韓国特許出願番号２００６-７３８５８号の明細書）は３次元的に配列されたメモリーセルのトランジスター等を備えるＮＡＮＤフラッシュメモリー装置を開示している。係る半導体装置の製造はウエハーとして使用される半導体基板の上部にエピタキシャルの技術を使用し単結晶構造の半導体層を形成した後、前記半導体層上にトランジスター等を形成する段階を含む。
メモリーセルのトランジスター等のソース及びドレイン電極が３次元的に配列される場合、メモリーセルのトランジスター等に電気的に接近する為には、これらのソース及びドレイン電極に接触するプラグ等が必要である。しかし、３次元の半導体装置の場合、係るプラグ等の製造は容易ではない。例えば、前記特許文献１に開示されたＮＡＮＤフラッシュメモリー装置によると、互いに違う層に形成されるメモリーのトランジスター等は互いに違う工程によって形成される積層プラグ等及び局所配線等（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ）を通じて電気的に接続される。
この様に、互いに違う工程等が必要なので従来の方法による３次元の半導体装置は製造工程の複雑さ及び製造費用が増加する問題点がある。チップの面積の活用度の損失を甘受すれば、係る製造工程の複雑さは減少される。しかし、チップの面積の活用度が低くなると半導体装置の集積度の損失に繋がるので、３次元の半導体装置の開発の目的に合わない。
韓国特許出願番号２００６-７３８５８号明細書
本発明が達成しようとする一つの技術的な課題は、３次元的に配列されたメモリーセル等のソース及びドレイン電極等を単純化された方法を通じて接続することができるＮＡＮＤフラッシュメモリー装置及びその製造方法を提供することである。
本発明が達成しようとする他の技術的な課題は、集積度の損失を最小化することができる３次元のＮＡＮＤフラッシュメモリー装置及びその製造方法を提供することである。
前記技術的な課題を達成する為に、本発明は上部半導体層の貫通部を貫通するビットラインのプラグ等を備えるＮＡＮＤフラッシュメモリー装置を提供する。
この装置は下部半導体層及び前記下部半導体層上に配置される少なくとも一つの上部半導体層と、前記下部及び上部半導体層の各々の所定の領域内に形成されるドレイン領域等及びソース領域等と、前記下部及び上部半導体層の各々の上部に配置されるゲート構造体と、前記ドレイン領域等に接触するビットラインのプラグ等と、前記上部半導体層の上部に配置されて前記ビットラインのプラグに各々接触するビットライン等とを備える。
このとき、前記上部半導体層は、前記下部半導体層のドレイン領域等の上部に形成されるドレイン貫通部を有し、前記ビットラインのプラグ等は前記ドレイン貫通部を貫通して前記下部半導体層に形成されたドレイン領域等に各々接触する。
本発明によると、前記ゲート構造体はストリング選択ライン、接地選択ライン及び前記ストリング選択ラインと接地選択ライン等の間に配置される複数のワードラインを含む。このとき、前記ストリング選択ラインは前記ドレイン領域等に隣り合う様に配置され、前記接地選択ラインは前記ソース領域等に隣り合う様に配置され、前記ビットライン等は前記ワードライン等を横切る方向に配置される。
本発明の一態様によると、前記接地選択ラインに平行になると共に前記ビットライン等の下に配置される共通ソースライン及び前記共通ソースラインと前記下部及び上部半導体層等のソース領域等を接続するソースプラグ等をさらに含む。この場合、前記上部半導体層は、前記下部半導体層のソース領域等の上部に形成されるソース貫通部を有し、前記ソースプラグ等は前記ソース貫通部を貫通し前記下部半導体層に形成されたソース領域等に各々接触する。
前記他の技術的な課題を達成する為に、本発明は上部半導体層の貫通部を貫通するビットラインのプラグ等を形成する段階を含むＮＡＮＤフラッシュメモリー装置及びその製造方法を提供する。
本方法は下部半導体層に下部ソース領域等及び下部ドレイン領域等を形成する段階と、前記下部半導体層上に、ソース貫通部及びドレイン貫通部を備える上部半導体層を形成する段階と、前記上部半導体層に上部ソース領域等及び上部ドレイン領域等を形成する段階と、前記上部及び下部ソース領域等に接触するソースライン構造体を形成する段階と、前記上部及び下部ドレイン領域等に各々接触するビットラインのプラグ等を形成する段階とを含む。このとき、前記ビットラインのプラグは前記ドレイン貫通部を通じて前記下部ドレイン領域に接続される。
本発明の一態様によると、前記上部半導体層を形成する段階は前記下部半導体層にシード層を使用するエピタキシャル工程を実施し、前記下部半導体層上にエピタキシャルのシリコン層を形成する段階と、前記エピタキシャルのシリコン層を平坦にエッチングし、前記上部半導体層を形成する段階と、前記上部半導体層をパターニングし、前記下部ソース領域及び前記下部ドレイン領域の上部から前記上部半導体層を貫通する前記ソース貫通部及びドレイン貫通部を形成する段階とを含む。
本発明の他の態様によると、前記上部半導体層を形成する段階は前記下部半導体層が形成された結果物上に下部の層間絶縁膜を形成する段階と、前記下部の層間絶縁膜上に前記上部半導体層をボンディングする段階と、前記上部半導体層をパターニングし、前記下部ソース領域及び前記下部ドレイン領域の上部から前記上部半導体層を貫通する前記ソース貫通部及びドレイン貫通部を形成する段階とを含む。
本発明の又他の態様によると、前記上部半導体層を形成する段階は前記下部半導体層が形成された結果物上に下部の層間絶縁膜を形成する段階と、前記下部の層間絶縁膜上に鋳型パターンを形成する段階と、前記鋳型パターンが形成された結果物上に半導体膜を蒸着する段階と、及び前記鋳型パターンが露出されるまで前記半導体膜を平坦にエッチングすることによって、前記上部半導体層を形成する段階とを含む。このとき、前記鋳型パターンは前記ソース貫通部及びドレイン貫通部の位置に形成される。これに加えて、前記半導体膜を蒸着した後、前記半導体膜を結晶化させる段階とをさらに含む。
（発明の効果）
本発明によると、上部半導体層は下部半導体層の下部ソース領域及び下部ドレイン領域等の上部から、上部半導体層を貫通する貫通部等を持つ様に形成される。ソース及びビットラインのプラグ等はこれらの貫通部を貫通する様に形成される。従って、チップの面積を損失することなく３次元的に配列されたメモリーセルのソース及びドレイン電極を電気的に接続することができる。
本発明の目的、特徴及び利点等は添付された図面と、以下の好ましい実施形態等の説明によって理解できる。しかし、本発明はここに説明される実施形態に限定されることなく、他の形態に具体化できる。ここに紹介される実施形態は開示された内容を当業者らに十分に伝達する為に提供される。
本明細書で、ある膜が他の膜又は基板上にあることと記載されている場合、それは他の膜又は基板上に直接に形成さること、又は膜の間に第３の膜が介されることも含む。図面等に於いて、膜及び領域等の厚さは技術の効果的な説明の為に誇張され示されている。本明細書の多様な実施形態等に於いて、第１、第２、第３などの用語が多様な領域、膜を記述する為に使われるが、これらの領域、膜等はこの用語によって限定されてはいけない。これらの用語は、ある所定の領域又は膜を他の領域又は膜と区別する為に使われる。従って、ある実施形態で第１膜が他の実施形態では第２膜になることもありうる
本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイ等を、図１ａから図１ｄに基づいて説明する。また、本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイの工程ごとの断面図を、図２ａから図２ｃに示す。より具体的には、図２ａから図２ｃは各々図１ａから図１ｄの点線Ｉ−Ｉ’による断面を表す。
図１ａ及び図２ａを参考にすれば、本発明によるＮＡＮＤフラッシュメモリー装置は下部半導体層１００及び前記下部半導体層１００の上に配置される少なくとも一つの上部半導体層２００を備える。（説明の複雑さを避ける為に一つの上部半導体層を備える実施形態を説明する。しかし、この分野に詳しい者であれば、本発明の技術的な特徴は上部半導体層を複数にしても容易に実現できることが理解できるであろう。）前記下部半導体層１００は単結晶構造の半導体物質で形成されるウエハーである。又、前記上部半導体層２００は単結晶構造の半導体物質からなり、これを形成する方法は後述する。
前記下部半導体層１００及び前記上部半導体層２００の各々の上部には下部ゲート構造体１２０及び上部ゲート構造体２２０が配置される。前記下部及び上部ゲート構造体１２０、２２０はストリング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ、ＳＳＬ）、接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ、ＧＳＬ）及び前記ストリング選択ラインＳＳＬと前記接地選択ラインＧＳＬの間に配置される複数のワードライン（ｗｏｒｄｌｉｎｅ、ＷＬ）を備える。これに加えて、前記下部ゲート構造体１２０と前記下部半導体層１００の間には下部ゲートの絶縁膜１０５が配置され、前記上部ゲート構造体２２０と前記上部半導体層２００の間には上部ゲートの絶縁膜２０５が配置される。
本発明の一つの実施形態によると、前記下部ゲート構造体１２０は積層された下部浮遊電極１２１、下部ゲートの層間絶縁膜１２２及び下部制御電極１２３を含み、前記上部ゲート構造体２２０は積層された上部浮遊電極２２１、上部ゲートの層間絶縁膜２２２及び上部制御電極２２３を含む。これに加えて、前記下部及び上部制御電極１２３、２２３の上部には各々下部及び上部キャッピングパターン等１２４、２２４が更に配置される。
前記ワードラインＷＬの場合、前記下部及び上部浮遊電極１２１、２２１は前記下部及び上部ゲートの層間絶縁膜１２２、２２２によって各々前記下部及び上部制御電極１２３、２２３と電気的に接続されない。反面、前記ストリング選択ラインＳＳＬ及び前記接地選択ラインＧＳＬの場合、前記下部及び上部浮遊電極１２１、２２１は各々前記下部及び上部制御電極１２３、２２３と電気的に接続される。前記接続の為に、下部及び上部ゲートの層間絶縁膜１２２、２２２は、図２ａに図示された様に、前記下部及び上部浮遊電極１２１、２２１の上部面が所定の領域から露出する様に形成される。
本発明の他の実施形態によると、前記下部ゲート構造体１２０及び上部ゲート構造体２２０（ゲート構造体）は電荷トラップ型のフラッシュメモリーのセルゲート構造を持つ。例えば、前記ゲート構造体１２０、２２０はＳＯＮＯＳ構造又はＴＡＮＯＳ構造である。この場合、前記下部及び上部ゲートの絶縁膜１０５、２０５は必要ない。
前記下部半導体層１００の中には、前記ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びワードラインＷＬの間に配置される下部不純物領域等１１０が形成され、前記下部ゲート構造体１２０の両側には下部ソース領域１１０Ｓ及び下部ドレイン領域１１０Ｄが形成される。前記下部ソース領域１１０Ｓは前記接地選択ラインＧＳＬに隣り合う様に形成され、前記下部ドレイン領域１１０Ｄは前記ストリング選択ラインＳＳＬに隣り合う様に形成される。これに加えて、前記上部半導体層２００の中には、前記下部不純物領域等１１０、前記下部ソース領域等１１０Ｓ及び前記下部ドレイン領域等１１０Ｄの上部に各々配置される上部不純物領域等２１０、上部ソース領域等２１０Ｓ及び上部ドレイン領域等２１０Ｄが形成される。これらの不純物領域等は前記下部及び上部半導体層１００、２００とは違う他の導電型を持つ様に形成される。
前記ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びワードライン等ＷＬの側壁にはゲートスペーサ等１２９、２２９が配置される。前記ゲートスペーサ１２９、２２９はシリコン酸化膜又はシリコン窒化膜で形成される。これに加えて、前記下部半導体層１００と前記上部半導体層２００の間には下部の層間絶縁膜１４０が形成され、前記上部半導体層２００の上には上部の層間絶縁膜２４０が形成される。前記下部及び上部の層間絶縁膜１４０、２４０はシリコン酸化膜及びシリコン窒化膜の中で少なくとも一つを含む。
本発明の一つの実施形態によると、前記上部半導体層２００の上には上部エッチング阻止膜２３０が形成される。前記上部エッチング阻止膜２３０は前記上部ゲート構造体２２０が形成された上部半導体層２００をコンフォーマル（ｃｏｎｆｏｒｍａｌ）の厚さで覆う様に形成され、前記上部の層間絶縁膜２４０に対してエッチングの選択性を持つ物質で形成される。
本発明の他の実施形態によると、前記下部半導体層１００の上には下部エッチング阻止膜１３０が形成される。前記下部エッチング阻止膜１３０は前記下部ゲート構造体１２０が形成された下部半導体層１００をコンフォーマルの厚さで覆う様に形成され、前記下部の層間絶縁膜１４０に対してエッチングの選択性を持つ物質で形成される。このとき、前記下部及び上部エッチング阻止膜１３０、２３０が互いにエッチングの選択性を持たない物質等で形成される場合（例えば、同じ物質で形成される場合）、後述する様に前記上部半導体層２００に対するエッチングの損傷を防止する為に、前記上部エッチング阻止膜２３０は前記下部エッチング阻止膜１３０より厚く形成される。
前記上部の層間絶縁膜２４０の上部には前記ワードライン等ＷＬを横切る複数のビットライン等ＢＬが形成される。又、前記上部半導体層２００の上には前記ワードラインＷＬに平行な共通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ、ＣＳＬ）が配置される。垂直高さの側面で、前記共通ソースラインＣＳＬは前記上部半導体層２００と前記ビットラインＢＬの間に配置される。これに加えて、前記ビットラインＢＬは前記下部及び上部の層間絶縁膜１４０、２４０を貫通するビットラインのプラグ等４００を利用して前記下部及び上部ドレイン領域等１１０Ｄ、２１０Ｄに電気的に接続され、前記共通ソースライン等ＣＳＬは前記下部及び上部の層間絶縁膜１４０、２４０を貫通するソースプラグ等３００を利用して前記下部及び上部ソース領域等１１０Ｓ、２１０Ｓに電気的に接続される。
一方、図２ａに図示された様に、前記上部の層間絶縁膜２４０は前記共通ソースラインＣＳＬを囲む第１上部の層間絶縁膜２４１及び前記共通ソースラインＣＳＬの上に配置される第２上部の層間絶縁膜２４２を含む。
本発明によると、前記上部半導体層２００の中には、前記下部ドレイン領域１１０Ｄ及び前記下部ソース領域１１０Ｓの上部から前記上部半導体層２００を貫通するドレイン貫通部５０１及びソース貫通部５０２が形成される。前記ビットラインのプラグ等４００は前記ドレイン貫通部５０１を貫通して前記下部ドレイン領域等１１０Ｄに接触され、前記ソースプラグ３００は前記ソース貫通部５０２を貫通して前記下部ソース領域等１１０Ｓに接触される。図１ａに図示された様に、一つのビットラインＢＬは一つのビットラインのプラグ４００を通じて一つの下部ドレイン領域１１０Ｄに接続されるが、前記共通ソースラインＣＳＬ及び前記ソースプラグ３００は複数の下部ソース領域等１１０Ｓに接続される。
本発明の一つの実施形態によると、前記ビットラインのプラグ等４００は前記上部及び下部ドレイン領域等１１０Ｄ、２１０Ｄの様な導電型の多結晶シリコン膜で形成される。この場合、前記ビットラインのプラグ等４００は前記ドレイン貫通部５０１の側壁から前記上部半導体層２００と接触される。このとき、前記上部半導体層２００と前記ビットラインのプラグ等４００は互いに違う導電型を持つので、これらは整流特性を提供するｐｎダイオードを構成する。その結果、前記ビットラインのプラグ等４００に逆方向の電圧（ｒｅｖｅｒｓｅ ｖｏｌｔａｇｅ）が印加される場合、この電圧は前記上部半導体層２００に印加されない。即ち、前記ビットラインのプラグ等４００と前記上部半導体層２００は電気的に独立している。
本発明の他の実施形態によると、前記ビットラインのプラグ４００は金属性の物質等、例えば、タングステン、チタニウム、タンタル、チタニウム窒化膜、タンタル窒化膜及びタングステン窒化膜の中で一つに形成される。この場合、前記ビットラインのプラグ４００と前記上部半導体層２００の間を電気的に分離する為に、図２ｂに図示された様に前記ビットラインのプラグ４００の側壁にはドレイン絶縁膜１５５が形成される。前記ドレイン絶縁膜１５５は通常のスペーサの形成工程によって形成される。
本発明の一つの実施形態によると、前記ビットラインのプラグ等４００は前記上部半導体層２００の上部に配置される上部ビットラインのプラグ及び前記上部半導体層２００を貫通する下部ビットラインのプラグに区分される。このとき、前記上部ビットラインのプラグは、図１ａ、図１ｂ、図１ｄ、図２ａ及び図２ｄに図示された様に、前記ドレイン開口部５０１の幅Ｇ１より広い幅を持つ様に形成される。その結果、前記上部ビットラインのプラグは、図２ａ及び図２ｂに図示された様に、前記ドレイン開口部５０１の両側に形成されて前記上部ドレイン領域等２１０Ｄに接続される。前記下部ビットラインのプラグは前記ドレイン開口部５０１の幅Ｇ１と同じ、又は狭い幅を持つ様に形成される。この実施形態によると、前記下部ビットラインのプラグは前記上部ビットラインのプラグの下部面から連続的に延長されて、前記下部ドレイン領域１１０Ｄに接続される。
本発明の他の実施形態によると、図１ｃ及び図２ｃに図示された様に、前記ビットラインのプラグ等４００は互いに離隔された上部ビットラインのプラグ等４０２及び下部ビットラインのプラグ等４０１に構成できる。この実施形態によると、前記上部ビットラインのプラグ４０２は前記ビットラインＢＬと該下部の上部ドレイン領域２１０Ｄを電気的に接続し、前記下部ビットラインのプラグ４０１は前記ビットラインＢＬと該下部の下部ドレイン領域１１０Ｄを電気的に接続する。この場合、前記上部ビットラインのプラグ４０２と前記下部ビットラインのプラグ４０１は物理的に離隔されるが、これらが共通で接続された該上部のビットラインＢＬによって等電位になる。
本発明の一つの実施形態によると、前記ソースプラグ等３００は前記上部及び下部ソース領域等１１０Ｓ、２１０Ｓの様な導電型の多結晶シリコン膜で形成される。この場合、前記ソースプラグ等３００は前記ソース貫通部５０２の側壁から前記上部半導体層２００と接触される。このとき、前記上部半導体層２００と前記ソースプラグ等３００は互いに違う導電型を持つので、これらは整流特性を提供するｐｎダイオードを構成する。その結果、前記ソースプラグ等３００に逆方向の電圧が印加される場合、この電圧は前記上部半導体層２００に印加されない。即ち、前記ソースプラグ等３００と前記上部半導体層２００は電気的に独立している。
本発明の他の実施形態によると、前記ソースプラグ等３００は金属性の物質等、例えば、タングステン、チタニウム、タンタル、チタニウム窒化膜、タンタル窒化膜及びタングステン窒化膜の中で一つに形成される。この場合、前記ソースプラグ等３００と前記上部半導体層２００の間を電気的に分離する為に、図２ｂに図示された様に前記ソースプラグ等３００の側壁にはソース絶縁膜１５６が形成される。前記ソース絶縁膜１５６は通常のスペーサの形成工程によって形成される。
一方、本発明の又他の実施形態によると、前記上部半導体層２００及び前記下部半導体層１００は前記下部及び上部ソース領域等１１０Ｓ、２１０Ｓと等電位になる様に構成される。この場合、前記ソース絶縁膜１５６が形成されず、前記ソースプラグ等３００は前記下部及び上部半導体層２００、３００とのオーミック接触の為にバリア金属膜等を含む。
本発明の一つの実施形態によると、前記ソースプラグ等３００は前記上部半導体層２００の上部に配置される上部ソースプラグ及び前記上部半導体層２００を貫通する下部ソースプラグに区分される。このとき、前記上部ソースプラグは、図１ａ、図１ｂ、図１ｄ、図２ａ及び図２ｂに図示された様に、前記ソース開口部５０２の幅Ｇ２より広い幅を持つ様に形成される。その結果、前記上部ソースプラグは、図２ａ及び図２ｂに図示された様に、前記ソース開口部５０２の両側に形成されて前記上部ソース領域等２１０Ｓに接続される。前記下部ソースプラグは前記ソース開口部５０２の幅Ｇ２と同じ、又は狭い幅を持つ様に形成される。この実施形態によると、前記下部ソースプラグは前記上部ソースプラグの下部面から連続的に延長されて、前記下部ソース領域１１０Ｓに接続される。
本発明の他の実施形態によると、図１ｃ及び図２ｃに図示された様に、前記ソースプラグ等３００は互いに離隔された上部ソースプラグ等４０２及び下部ソースプラグ等４０１に構成できる。この実施形態によると、前記上部ソースプラグ等４０２は前記共通ソースラインＣＳＬと該下部の上部ソース領域等２１０Ｓを電気的に接続し、前記下部ソースプラグ４０１は前記共通ソースラインＣＳＬと該下部の下部ソース領域１１０Ｓを電気的に接続する。一方、前記共通ソースラインＣＳＬ、前記下部及び上部ソースプラグ等４０１、４０２は象嵌細工の工程によって同時に形成される。この場合、図２ｃに図示された様に、前記上部ソースプラグ４０２と前記下部ソースプラグ４０１は等電位になる。
本発明の一つの実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を、図３ａから図３ｄに示す工程ごとの断面図に基づいて説明する。以下では図３ａから図３ｄを参考にして、前記ビットラインのプラグ４００及び前記ソースラインプラグ３００の形成方法を詳しく説明する。
図３ａを参考にすれば、下部半導体層１００の上に下部ゲート構造体１２０を形成し、前記下部ゲート構造体１２０をイオンマスクとしてイオンの注入工程を実施して、前記下部半導体層１００の中に下部不純物領域等１１０、下部ソース領域等１１０Ｓ及び下部ドレイン領域等１１０Ｄを形成する。続いて、前記下部ゲート構造体１２０が形成された結果物上に、下部のエッチング停止膜１３０及び下部の層間絶縁膜１４０を形成する。
前記下部の層間絶縁膜１４０の上に、詳述した様に、ドレイン貫通部５０１及びソース貫通部５０２を持つ上部半導体層２００を形成する。本発明によると前記上部半導体層２００は多様な方法で形成される。図５ａ及び図５ｂ、図６ａから図６ｃ、そして、図７ａ及び図７ｂを参考にして、前記上部半導体層２００を形成する方法に対して説明した後、また前記ビットラインのプラグ４００及び前記ソースラインのプラグ３００の形成方法を説明する。
本発明の一つの実施形態によると、前記下部半導体層１００をシード層として使用するエピタキシャルの技術を使用して前記上部半導体層２００を形成する。より詳しくは、図１ａ、図１ｃ、図５ａ及び図５ｂに図示された様に、前記下部の層間絶縁膜１４０を形成した後、これを貫通して前記下部半導体層１００の所定の領域を露出させるシードのホール８８を形成する。
図５ａ及び図５ｂは図１ａ及び図１ｃの点線Ｉ−Ｉ’及び点線ＩＩ−ＩＩ’による断面を表す。続いて、エピタキシャルの技術を使用して前記シードのホール８８を詰めるシードのプラグ９９及び前記シードのプラグ９９から延長されて、前記下部の層間絶縁膜１４０を覆うエピタキシャル半導体層１９９を形成する。係るエピタキシャルの技術の結果によって、前記エピタキシャル半導体層１９９は単結晶の構造を持つ。続いて、図５ｂに図示された様に、前記エピタキシャル半導体層１９９をパターニングすることによって、前記ドレイン貫通部５０１及びソース貫通部５０２を持つ上部半導体層２００を形成する。本発明によると、前記エピタキシャル半導体層１９９をパターニングする前に、化学機械的研磨の技術の様な平坦化の工程によって前記エピタキシャル半導体層１９９の上部面を平坦にする段階をさらに含む。
本発明の他の実施形態によると、前記上部半導体層２００はウエハーのボンディングの技術によって形成される。より詳しくは、図６ａに図示された様に、前記下部の層間絶縁膜１４０を形成した後、該上部に単結晶構造の半導体からなるウエハーＷＦをボンディングする。ボンディングの為に、前記ウエハーＷＦと前記下部の層間絶縁膜１４０の上には接着膜が更に形成される。図６ｂ及び図６ｃに図示された様に、前記ウエハーＷＦをエッチングして薄くなった半導体膜（ｔｈｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ、１９９’）を形成し、これをパターニングして前記ドレイン貫通部５０１及びソース貫通部５０２を持つ上部半導体層２００を形成する。図１ｂ及び図１ｄに図示された様に、詳述したエピタキシャルの技術で要求される前記シードのホール８８の形成の為の領域はこの実施形態では必要ない。
本発明の又他の実施形態によると、前記上部半導体層２００は蒸着及び結晶化の技術によって形成される。より詳しくは、図７ａに図示された様に、前記下部の層間絶縁膜１４０の上に前記ドレイン貫通部５０１及びソース貫通部５０２の位置を定義する鋳型パターン等１９５を形成する。続いて、前記鋳型パターン等１９５が形成された結果物上に半導体膜１９８を蒸着する。前記半導体膜１９８は化学気相蒸着の技術又は原子層蒸着の技術を利用して形成される。本発明の一つの実施形態によると、前記半導体膜１９８は非晶質、多結晶及び単結晶シリコン膜等からなる。本発明の一つの実施形態によると、前記半導体膜１９８が単結晶の構造を持つ様に結晶化の工程をもっと実施する。続いて、図７ｂに図示された様に、前記鋳型パターン等１９５の上部面が露出されるまで前記半導体膜１９８を平坦にエッチングして、前記鋳型パターン等１９５によって定義される空間の中に配置される上部半導体層２００を形成する。この実施形態によると、前記上部半導体層２００は前記鋳型パターン等１９５を鋳型に使用して形成されるので、前記上部半導体層２００を貫通する前記ドレイン貫通部５０１及びソース貫通部５０２は別のパターニングの工程なしに形成される。
又、図３ａを参考にすれば、前記上部半導体層２００の上に上部ゲート構造体２２０を形成し、前記上部ゲート構造体２２０をイオンマスクとしてイオンの注入工程を実施し前記上部半導体層２００の中に上部不純物領域等２１０、上部ソース領域等２１０Ｓ及び上部ドレイン領域等２１０Ｄを形成する。続いて、前記上部ゲート構造体２２０が形成された結果物上に、上部のエッチング停止膜２３０及び第１上部の層間絶縁膜２４１を形成する。
続いて、前記第１上部の層間絶縁膜２４１及び前記下部の層間絶縁膜１４０をパターニングして、前記ソース貫通部５０２を貫通して前記下部ソース領域等１１０Ｓを露出させるソースコンタクトホール等１５０を形成する。このとき、前記ソースコンタクトホール等１５０は前記上部半導体層２００の上部から前記ソース貫通部５０２より広い幅を持つ様に形成されることによって、前記上部ソース領域等２１０Ｓの上部面を露出させる。前記上部のエッチング停止膜２３０は、この段階で、前記上部半導体層２００（上部ソース領域等２１０Ｓ）に対するエッチングの損傷を防止する為に形成される。即ち、前記ソースコンタクトホール等１５０を形成する段階は前記上部のエッチング停止膜２３０に対してエッチングの選択性を持つエッチングのレシピを使用し前記第１上部の層間絶縁膜２４１及び前記下部の層間絶縁膜１４０をエッチングする段階を含む。又、前記下部のエッチング停止膜１３０をエッチングする間に、前記上部半導体層２００の上部面が損傷されることを防止する様に、前記上部のエッチング停止膜２３０は前記下部のエッチング停止膜１３０より厚く形成される。
図３ｂを参考にすれば、前記ソースコンタクトホール１５０を詰めるソースプラグ等３００及び共通ソースラインＣＳＬを形成する。結果的に、前記ソースコンタクトホール１５０及び前記ソースプラグ３００は象嵌細工の工程によって形成される。一方、本発明の他の実施形態によると、前記ソースプラグ３００は図４ａから図４ｃに図示された様にデュアル象嵌細工の工程によって形成される。図４ａから図４ｃを参考にすれば、前記第１上部の層間絶縁膜２４１は積層された第１から第３絶縁膜２４１ａ、２４１ｂ、２４１ｃを含む。前記第１上部の層間絶縁膜２４１をパターニングして前記ソースコンタクトホール等１５０を定義する為の予備コンタクトホール等１４９を形成し、その結果物上に前記予備コンタクトホール等１４９を露出させる所定のマスクパターン５０を形成した後、前記マスクパターン５０をエッチングのマスクとして前記第１上部及び下部の層間絶縁膜等１４０、２４１をパターニングする。前記第２絶縁膜２４１ｂは、デュアル象嵌細工の工程の間にエッチング停止膜に作用し、前記予備コンタクトホール等１４９によって定義されるコンタクトホールの構造を下部膜等１４０、２４０に転写することができる様にする。この為に、前記第２絶縁膜２４１ｂは前記第１及び第２絶縁膜２４１ａ、２４１ｃに対してエッチングの選択性を持つ物質、例えば、シリコン窒化膜で形成される。
図３ｃを参考にすれば、前記ソースプラグ等３００が形成された結果物上に第２上部の層間絶縁膜２４２を形成する。前記第２上部の層間絶縁膜２４２は前記第１上部の層間絶縁膜２４１と共に前記上部の層間絶縁膜２４０を構成する。続いて、前記上部及び下部の層間絶縁膜１４０、２４０をパターニングし、前記ドレイン貫通部５０１を貫通して前記下部ドレイン領域１１０Ｄを露出させるドレインコンタクトホール等１５１を形成する。このとき、前記ドレインコンタクトホール等１５１は前記上部半導体層２００の上部から前記ドレイン貫通部５０１より広い幅を持つ様に形成されることによって、前記上部ドレイン領域等２１０Ｄの上部面を露出させる。前記上部のエッチング停止膜２３０は、この段階で、前記上部半導体層２００（上部ドレイン領域等２１０Ｄ）に対するエッチングの損傷を防止する為に形成される。即ち、前記ドレインコンタクトホール等１５１を形成する段階は前記上部のエッチング停止膜２３０に対してエッチングの選択性を持つエッチングのレシピを使用して前記上部の層間絶縁膜２４０及び前記下部の層間絶縁膜１４０をエッチングする段階を含む。前記下部のエッチング停止膜１３０はエッチングする間に、前記上部半導体層２００の上部面が損傷されない厚さで形成される。
図３ｄを参考にすれば、前記ドレインコンタクトホール１５１を詰めるビットラインのプラグ等４００を形成する。続いて、前記上部の層間絶縁膜２４０の上に前記ビットラインのプラグ等４００に接触すると共に、前記ワードライン等ＷＬを横切るビットライン等ＢＬを形成する。本発明の一つの実施形態によると、前記ビットラインのプラグ４００を形成する前に、前記ドレインコンタクトホール１５１の側壁にドレイン絶縁膜（図２ａの１５５）が形成できる。同様に、前記ソースプラグ等３００を形成する前に、前記ソースコンタクトホール１５０の側壁にソース絶縁膜（図２ａの１５６）が形成できる。前記ソース及びドレイン絶縁膜１５５、１５６は通常のスペーサの形成技術を利用して形成される。
本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイを説明する為の説明図である。 本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイを説明する為の説明図である。 本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイを説明する為の説明図である。 本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイを説明する為の説明図である。 本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイを説明する断面図である。 本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイを説明する断面図である。 本発明の実施形態によるＮＡＮＤフラッシュメモリー装置のセルアレイを説明する断面図である。 本発明の一つの実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の一つの実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の一つの実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の一つの実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の他の実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の他の実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の他の実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の一つの実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の一つの実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の他の実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の他の実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の他の実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の又他の実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。 本発明の又他の実施形態によるＮＡＮＤフラッシュメモリー装置の製造方法を説明する断面図である。
符号の説明
１００：下部半導体層、１０５：下部ゲートの絶縁膜、１２０：下部ゲート構造体、１２１：下部浮遊電極、１２２：下部ゲートの層間絶縁膜、１２３：下部制御電極、１２４：下部キャッピングパターン、２００：上部半導体層、２０５：上部ゲートの絶縁膜、２２０：上部ゲート構造体、２２１：上部浮遊電極、２２２：上部ゲートの層間絶縁膜、２２３：上部制御電極、２２４：上部キャッピングパターン、ＢＬ：ビットライン、４００：ビットラインのプラグ、ＳＳＬ：ストリング選択ライン、ＧＳＬ：接地選択ライン、ＷＬ：ワードライン、４０１：下部ビットラインのプラグ、４０２：上部ビットラインのプラグ、５０１：ドレイン貫通部、５０２：ソース貫通部

Claims (28)

  1. 下部半導体層及び前記下部半導体層上に配置される少なくとも一つの上部半導体層と、
    前記下部半導体層に形成される第１ドレイン領域及び第１ソース領域と、
    上部半導体層に形成される第２ドレイン領域及び第２ソース領域と、
    前記下部半導体層上に配置される第１ゲート構造体と、
    前記上部半導体層上に配置される第２ゲート構造体と、
    前記上部半導体層上部に配置されるビットラインと、
    前記ビットラインと前記第１ドレイン領域の間に接続された少なくとも一つのビットラインのプラグとを備え、
    前記少なくとも一つのビットラインのプラグは前記上部半導体層の中に形成されたドレイン貫通部を貫通することを特徴とするＮＡＮＤフラッシュメモリー装置。
  2. 前記各々のゲート構造体は前記第１又は第２ドレイン領域に隣り合う様に配置されるストリング選択ライン、前記第１又は第２ソース領域に隣り合う様に配置される接地選択ライン及び前記ストリング選択ライン及び前記接地選択ラインの間に配置される複数のワードラインを含み、
    前記ビットラインは前記ワードラインを横切る方向に延長されることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリー装置。
  3. 前記上部半導体層に形成される第２ドレイン領域は前記ドレイン貫通部に隣り合う様に形成されることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリー装置。
  4. 前記少なくとも一つのビットラインのプラグは、
    前記上部半導体層の上部に配置され、前記ドレイン貫通部に隣り合う前記上部半導体層の前記第２ドレイン領域に接続される上部ビットラインのプラグと、
    前記ドレイン貫通部を貫通して前記下部半導体層の前記第１ドレイン領域に接触すると共に、前記上部ビットラインのプラグから延長される下部ビットラインのプラグとを含み、
    前記上部ビットラインのプラグは前記ドレイン貫通部より広い幅を持つことを特徴とする請求項３に記載のＮＡＮＤフラッシュメモリー装置。
  5. 前記少なくとも一つのビットラインのプラグは、
    前記上部半導体層の前記第２ドレイン領域と前記ビットラインを接続する上部ビットラインのプラグと、
    前記下部半導体層の前記第１ドレイン領域と前記ビットラインを接続する下部ビットラインのプラグとを含み、
    前記下部ビットラインのプラグは前記上部ビットラインのプラグから離隔されて前記ドレイン貫通部を貫通することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリー装置。
  6. 前記少なくとも一つのビットラインのプラグはタングステン、チタニウム、タンタル、チタニウム窒化膜、タンタル窒化膜、タングステン窒化膜及び導電型の多結晶シリコーン膜の中の少なくとも一つに形成されることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリー装置。
  7. 前記ドレイン貫通部の内壁に配置されて、前記上部半導体層の側壁から前記ビットラインのプラグを離隔させるドレイン絶縁膜をさらに含むことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリー装置。
  8. 前記第２ゲート構造体を覆うと共に、前記上部半導体層上部に配置される上部エッチング停止膜をさらに含むことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリー装置。
  9. 前記下部半導体層上部のゲート構造体を覆うと共に、前記下部半導体層上部に配置される下部エッチング停止膜をさらに含み、
    前記上部エッチング停止膜は前記下部エッチング停止膜より厚いことを特徴とする請求項８に記載のＮＡＮＤフラッシュメモリー装置。
  10. 前記接地選択ラインに平行に延長されると共に前記ビットラインの下に配置される共通ソースラインと、
    前記共通ソースラインと前記下部及び上部半導体層の前記第１及び第２ソース領域を接続する少なくとも一つのソースプラグとをさらに含むことを特徴とする請求項２に記載のＮＡＮＤフラッシュメモリー装置。
  11. 前記上部半導体層は、前記下部半導体層の前記第１ソース領域の上部に形成されるソース貫通部をさらに含み、
    前記少なくとも一つのソースプラグは前記ソース貫通部を貫通することを特徴とする請求項１０に記載のＮＡＮＤフラッシュメモリー装置。
  12. 前記上部半導体層に形成される前記第２ソース領域は前記ソース貫通部に隣り合う様に形成されることを特徴とする請求項１１に記載のＮＡＮＤフラッシュメモリー装置。
  13. 前記少なくとも一つのソースプラグは、
    前記上部半導体層の上部に配置されて前記ソース貫通部に隣り合う前記上部半導体層の前記第２ソース領域に接触する上部ソースプラグと、
    前記上部ソースプラグから延長されて前記ソース貫通部を貫通すると共に、前記下部半導体層の前記第１ソース領域に接触する下部ソースプラグとを含み、
    前記上部ソースプラグは前記ソース貫通部より広い幅を持つことを特徴とする請求項１２に記載のＮＡＮＤフラッシュメモリー装置。
  14. 前記ソースプラグは、
    前記上部半導体層の前記第２ソース領域と前記共通ソースラインを接続する上部ソースプラグと、
    前記下部半導体層の前記第１ソース領域と前記共通ソースラインを接続する下部ソースプラグとを含み、
    前記下部ソースプラグは前記上部ソースプラグから離隔されて前記ソース貫通部を貫通することを特徴とする請求項１１に記載のＮＡＮＤフラッシュメモリー装置。
  15. 前記少なくとも一つのソースプラグはタングステン、チタニウム、タンタル、チタニウム窒化膜、タンタル窒化膜、タングステン窒化膜及び導電型の多結晶シリコーン膜の中の少なくとも一つに形成されることを特徴とする請求項１０に記載のＮＡＮＤフラッシュメモリー装置。
  16. 前記ソース貫通部の内壁に配置されて、前記上部半導体層の側壁から前記ソースプラグを離隔させるソース絶縁膜をさらに含むことを特徴とする請求項１０に記載のＮＡＮＤフラッシュメモリー装置。
  17. 下部半導体層に下部ソース領域及び下部ドレイン領域を形成する段階と、
    前記下部半導体層上部に、ドレイン貫通部、上部ソース領域及び上部ドレイン領域を備える上部半導体層を形成する段階と、
    前記ドレイン貫通部を通じて延長され、前記上部及び下部ドレイン領域に各々接続される少なくとも一つのビットラインのプラグを形成する段階とを含むことを特徴とするＮＡＮＤフラッシュメモリー装置の製造方法。
  18. 前記上部半導体層はソース貫通部を含み、前記方法は前記ソース貫通部を通じて延長され、前記上部及び下部ソース領域に接続される少なくとも一つのソースプラグを形成する段階をさらに含むことを特徴とする請求項１７に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  19. 前記上部半導体層を形成する段階は、
    前記下部半導体層をシード層として使用するエピタキシャル工程を実施して、前記下部半導体層上にエピタキシャルシリコーン層を形成する段階と、
    前記エピタキシャルシリコーン層を平坦にエッチングして、前記上部半導体層を形成する段階と、
    前記上部半導体層をパターニングして、前記下部ソース領域及び前記下部ドレイン領域の上部から前記上部半導体層を貫通する前記ソース貫通部及び前記ドレイン貫通部を形成する段階とを含むことを特徴とする請求項１８に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  20. 前記上部半導体層を形成する段階は、
    前記下部半導体層が形成された結果物上に下部の層間絶縁膜を形成する段階と、
    前記下部の層間絶縁膜上にウエハーをボンディングする段階と、
    前記ウエハーをエッチングして半導体膜を形成する段階と、
    前記半導体膜をパターニングして前記上部半導体層を形成する段階と、
    前記上部半導体層をパターニングして前記下部ソース領域及び前記下部ドレイン領域の上部から前記上部半導体層を貫通する前記ソース貫通部及びドレイン貫通部を形成する段階とを含むことを特徴とする請求項１８に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  21. 前記上部半導体層を形成する段階は、
    前記下部半導体層が形成された結果物上に下部の層間絶縁膜を形成する段階と、
    前記下部の層間絶縁膜上に鋳型パターンを形成する段階と、
    前記鋳型パターンが形成された結果物上に半導体膜を蒸着する段階と、
    前記鋳型パターンが露出されるまで前記半導体膜を平坦にエッチングすることによって、前記上部半導体層を形成する段階とを含み、
    前記鋳型パターンは前記ソース貫通部及びドレイン貫通部の位置に形成されることを特徴とする請求項１８に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  22. 前記半導体膜を蒸着した後、前記半導体膜を結晶化させる段階をさらに含むことを特徴とする請求項２１に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  23. 前記下部半導体層上に、前記下部ドレイン領域に隣り合う様に配置されるストリング選択ライン、前記下部ソース領域に隣り合う様に配置される接地選択ライン及び前記ストリング及び接地選択ラインの間に配置される複数のワードラインを含む下部ゲート構造体を形成する段階と、
    前記上部半導体層上に、前記上部ドレイン領域に隣り合う様に配置されるストリング選択ライン、前記上部ソース領域に隣り合う様に配置される接地選択ライン及び前記ストリング及び接地選択ラインの間に配置される複数のワードラインを含む上部ゲート構造体を形成する段階と、
    前記ワードラインを横切ると共に前記少なくとも一つのビットラインのプラグに接続されるビットラインを形成する段階とをさらに含むことを特徴とする請求項１７に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  24. 前記下部半導体層と前記上部半導体層の間に介される下部の層間絶縁膜を形成する段階と、
    前記上部半導体層上に配置される上部の層間絶縁膜を形成する段階と、
    前記下部ソース領域の上部から前記上部及び下部の層間絶縁膜をパターニングすることによって、前記下部ソース領域及び前記上部ソース領域を露出させるソースコンタクトホールを形成する段階と、
    前記上部及び下部の層間絶縁膜をパターニングして前記下部ドレイン領域及び前記上部ドレイン領域を露出させるビットラインのコンタクトホールを形成する段階とをさらに含むことを特徴とする請求項１８に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  25. 前記上部の層間絶縁膜は前記上部ソース領域及び前記上部ドレイン領域を覆う上部エッチング停止膜を含み、
    前記上部エッチング停止膜は、前記ビットラインのコンタクトホールを形成する段階又は前記ソースコンタクトホールを形成する段階から前記上部半導体層のエッチングの損傷を防止する厚さで形成されることを特徴とする請求項２４に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  26. 前記下部の層間絶縁膜は前記下部ソース領域及び前記下部ドレイン領域を覆う下部エッチング停止膜を含み、
    前記上部エッチング停止膜は前記下部エッチング停止膜より厚い厚さで形成されることを特徴とする請求項２５に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  27. 前記少なくとも一つのソースプラグを形成する前に、前記ソースコンタクトホールの側壁に前記少なくとも一つのソースプラグを前記ソース貫通部の側壁から離隔させるソース絶縁膜を形成する段階をさらに含み、
    前記少なくとも一つのビットラインのプラグを形成する前に、前記ビットラインのコンタクトホールの側壁に前記少なくとも一つのビットラインのプラグを前記ドレイン貫通部の側壁から離隔させるドレイン絶縁膜を形成する段階をさらに含むことを特徴とする請求項２４に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
  28. 前記ソースコンタクトホール及び前記ソースライン構造体はデュアル象嵌細工の技術を利用して形成されることを特徴とする請求項２４に記載のＮＡＮＤフラッシュメモリー装置の製造方法。
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