KR101032500B1 - 3차원구조를 갖는 메모리장치 - Google Patents

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Abstract

본 발명은 메모리장치를 수직방향으로 형성하여 고집적화가 가능하도록 한 3차원구조를 갖는 메모리장치에 관한 것으로, 본 발명의 3차원구조를 갖는 메모리장치는 다수개의 관통홀(11)이 형성되는 기판(10)과; 관통홀(11)의 내주면에 각각 수평 및 수직방향으로 배열되어 형성되는 다수개의 메모리셀(20)로 구성되며, 다수개의 메모리셀(20)은 각각 관통홀(11)의 내주면에 형성되는 게이트전극(21)과, 게이트전극(21)에 형성되는 산화층(22)과, 산화층(22)이 매립되도록 관통홀(11)의 내주면에 형성되며 산화층(22)의 상측에 활성영역(23a)이 형성되도록 소오스 및 드레인영역(23b,23c)이 형성되는 비정질 실리콘층(23)과, 소오스 영역(23b)에 형성되는 스토리지전극(24)과, 드레인영역(23c)에 형성되는 드레인전극(25)과, 스토리지전극(24)과 드레인전극(25)이 매립되도록 비정질 실리콘층(23)에 형성되는 유전층(26)과, 스토리지전극(24)과 대응되도록 유전층(26)에 형성되는 공통소오스전극(27)으로 이루어짐을 특징으로 한다.
3차원, 구조, 메모리, 메모리셀, 비정질실리콘, 관통홀

Description

3차원구조를 갖는 메모리장치{Memory device with three dimension structure}
본 발명은 3차원구조를 갖는 메모리장치에 관한 것으로, 더욱 상세하게는 메모리장치를 수직방향으로 형성하여 고집적화가 가능하도록 한 3차원구조를 갖는 메모리장치에 관한 것이다.
DRAM(dynamic random access memory: 이하 메모리장치로 칭함)은 다수개의 메모리셀(memory cell)로 이루어진다. 다수개의 메모리셀은 각각 하나의 트랜지스터와 하나의 커패시터로 이루어지며, 커패시터는 트랜지스터의 소오스(source)단에 연결되도록 구성된다.
상기 구성을 갖는 메모리장치는 집적도가 증가 되면서, 메모리셀을 이루는 트랜지스터의 수평방향의 점유면적을 감소시킴과 아울러 커패시터의 수평방향의 점유면적을 줄이는 추세에 있다. 이와 같이 커패시터의 수평방향의 점유면적을 줄이면서 적정한 커패시턴스(capacitance)를 확보하기 위해 커패시터를 다양한 구조로 형성하는 방법이 있으며, 그 중 하나가 커패시터의 면적이 수평방향으로 감소되는 양만큼 수직방향으로 증가시켜 감소된 커패시터의 표면적을 보상하여 커패시터의 커패시턴스를 확보하는 방법이 있다.
종래의 메모리장치에서와 같이 메모리셀을 이루어는 트랜지스터와 커패시터의 수평방향의 점유면적을 줄여 고집적화 하는 경우에 트랜지스터의 채널 길이 등과 같은 물리적 길이를 확보해야 되는 이유로 메모리장치의 고집적화에 한계가 있는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 감안하여 안출된 것으로, 그 목적은 기판에 형성된 다수개의 관통홀의 내주면에 다수개의 메모리셀을 수평 및 수직방향으로 배열되도록 형성한 3차원구조를 갖는 메모리장치를 제공함에 있다.
본 발명의 다른 목적은 기판에 형성된 다수개의 관통홀에 다수개의 메모리셀을 수평 및 수직방향으로 배열되도록 형성함으로써 고집적화가 가능한 3차원구조를 갖는 메모리장치를 제공함에 있다.
본 발명의 3차원구조를 갖는 메모리장치는 다수개의 관통홀이 형성되는 기판과; 상기 관통홀의 내주면에 각각 수평 및 수직방향으로 배열되도록 형성되는 다수개의 메모리셀로 구성되며, 상기 다수개의 메모리셀은 각각 상기 관통홀의 내주면에 형성되는 게이트전극과, 상기 게이트전극에 형성되는 산화층과, 상기 산화층이 매립되도록 상기 관통홀의 내주면에 형성되며 산화층의 상측에 활성영역이 형성되도록 소오스 및 드레인영역이 형성되는 비정질 실리콘층과, 상기 소오스 영역에 형성되는 스토리지전극과, 상기 드레인영역에 형성되는 드레인전극과, 상기 스토리지전극과 상기 드레인전극이 매립되도록 상기 비정질 실리콘층에 형성되는 유전층과, 상기 스토리지전극과 대응되도록 상기 유전층에 형성되는 공통소오스전극으로 이루어짐을 특징으로 하는 3차원구조를 갖는 메모리장치.
삭제
본 발명의 3차원구조를 갖는 메모리장치는 기판에 형성된 다수개의 관통홀의 내주면에 각각 다수개의 메모리셀을 수평 및 수직방향으로 배열 형성하여 3차원구조를 갖도록 함으로써 메모리셀을 보다 고집적화 할 수 있는 이점을 제공한다.
(실시예)
본 발명의 3차원구조를 갖는 메모리장치의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명의 3차원구조를 갖는 메모리장치의 평면도이고, 도 2는 도 1에 도시된 메모리셀의 확대 평면도이며, 도 3은 도 2에 도시된 메모리셀의 측면도이다.
도 1 내지 도 3에서와 같이 본 발명의 3차원구조를 갖는 메모리장치는 기판(10)과 다수개의 메모리셀(20)로 구성된다.
기판(10)은 알루미늄(Al)과 같은 금속재질이 적용되며, 다수개의 관통홀(11) 이 형성된다. 기판(10)에 형성되는 다수개의 관통홀(11)은 양극산화방법, 식각방법, 레이저 천공방법 및 드릴링방법 중 하나에 의해 형성되며, 관통홀(11)의 직경은 20㎚ 내지 10㎛가 되도록 형성된다.
금속재질을 갖는 기판(10)을 양극산화방법을 이용하여 관통홀(11)을 형성 시 기판(10)에서 홈(도시 않음)이 형성되지 않은 부분은 식각방법을 이용하여 제거하여 기판(10)에 다수개의 관통홀(11)을 형성한다. 양극산화방법 이외에 식각방법, 레이저 천공방법 및 드릴링방법을 사용하는 경우에 기판(10)에 관통홀(11)을 형성한 후 기판(10)의 전면을 절연재질(11a)로 도포한 후 각각의 관통홀(11)에 다수개의 메모리셀(20)을 형성한다.
다수개의 메모리셀(20)은 관통홀(11)의 내주면에 각각 수평 및 수직방향으로 배열되도록 형성되며, 각각 게이트전극(21), 산화층(22), 비정질 실리콘층(23), 스토리지전극(24), 드레인전극(25), 유전층(26) 및 공통소오스전극(27)으로 이루어진다.
게이트전극(21)은 관통홀(11)의 내주면에 형성되며, 다수개의 메모리셀(20)중 수직방향으로 배열되는 다수개의 메모리셀(20)에 각각 구비되는 산화층(22)을 연결한다. 즉, 게이트전극(21)은 도 3에서와 같이 관통홀(11)의 내주면에서 일정한 간격으로 이격되도록 수직방향으로 형성되며, 관통홀(11)의 일단에서 타단까지 수직방향으로 연장되도록 형성되어 수직방향으로 배열되는 다수개의 메모리셀(20)의 산화층(22)을 연결한다.
산화층(22)은 게이트전극(21)에 형성되며, 비정질 실리콘층(23)은 산화 층(22)이 매립되도록 관통홀(11)의 내주면에 형성되며 산화층(22)의 상측에 활성영역(23a)이 형성되도록 다수개의 소오스 및 드레인영역(23b,23c)이 형성된다. 이러한 비정질 실리콘층(23)은 관통홀(11)의 내주면을 따라 수평방향으로 배열되는 다수개의 메모리셀(20)의 산화층(22)이 매립되도록 띠형상으로 형성된다. 즉, 비정질 실리콘층(23)은 수직방향으로 일정한 간격으로 이격되어 관통홀(11)의 내주면에 형성된다.
스토리지전극(24)은 소오스 영역(23b)에 형성되며, 드레인전극(25)은 드레인영역(23c)에 형성된다. 유전층(26)은 스토리지전극(24)과 드레인전극(25)이 매립되도록 비정질 실리콘층(23)에 형성되며, 공통소오스전극(27)은 스토리지전극(24)과 대응되도록 유전층(26)에 형성된다. 이러한 공통소오스전극(27)은 수직방향으로 배열되는 다수개의 메모리셀(20)에 각각 구비되는 스토리지전극(24)과 대응되도록 형성된다. 즉, 공통소오스전극(27)은 게이트전극(21)과 같이 관통홀(11)의 내주면에서 일정한 간격으로 이격되도록 형성되며, 관통홀(11)의 일단에서 타단까지 수직방향으로 연장되도록 형성된다.
상기 구성을 갖는 다수개의 메모리셀(20)은 각각 하나의 트랜지스터(식별부호 미기재)와 하나의 커패시터(식별부호 미기재)로 이루어진다. 트랜지스터는 바텀 게이트(bottom gate) 구조를 갖는 MOS 트랜지스터 구조를 가지며, MOS 트랜지스터는 게이트전극(21), 산화층(22), 비정질 실리콘층(23) 및 드레인전극(25)으로 이루어지며, 비정질 실리콘층(23)에 각각 활성영역(23a), 소오스 및 드레인영역(23b,23c)이 형성된다. 커패시터는 MOS 트랜지스터를 이루는 비정질 실리콘 층(23)의 소오스영역(23b)에 형성되는 스토리지전극(24), 유전층(26) 및 공통소오스전극(27)으로 이루어진다.
상기 구성을 갖는 본 발명의 3차원구조를 갖는 메모리장치의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4a에서와 같이 기판(10)에 다수개의 관통홀(11)을 형성한다. 양극산화방법을 이용하여 관통홀(11)을 형성시 금속재질을 갖는 기판(10)에 홈(미기재)이 형성되면 식각방법을 이용하여 홈이 형성되지 않은 부분을 제거하여 관통홀(11)을 형성한다. 식각방법, 레이저 천공방법 및 드릴링방법을 이용하여 관통홀(11)을 형성하는 경우에 기판(10)에 관통홀(11)을 형성하고, 각각의 관통홀(11)을 절연시키기 위한 절연재질(11a)을 기판(10)의 전면에 도포한다.
기판(10)에 관통홀(11)이 형성되면 도 4b에서와 같이 관통홀(11)의 내주면에 게이트전극(21)을 형성한다. 게이트전극(21)의 형성방법은 먼저, 도전성재질을 관통홀(11)의 내주면에 전면 도포한 후 관통홀(11)의 일단에서 타단까지 수직방향으로 연장되도록 형성된다. 이러한 패턴을 갖는 게이트전극(21)을 형성하기 위해 5a에 도시된 제1패턴형성 마스크봉(1)이 사용된다.
제1패턴형성 마스크봉(1)의 사용방법은 먼저, 관통홀(11)의 내주면에 도전성 재질이 도포되면 제1패턴형성 마스크봉(1)을 관통홀(11)이 삽입한 후 제1패턴형성 마스크봉(1)의 외주면에 형성된 요철홈(식별부호 미기재)을 통해 감광액을 주입하여 도전성 재질의 표면에 감광막 패턴(도시 않음)을 형성한다. 감광막 패턴이 도전성재질에 형성되면 감광막 패턴을 건조한 후 제1패턴형성 마스크봉(1)을 관통 홀(11)에서 제거한다. 제1패턴형성 마스크봉(1)이 관통홀(11)에서 제거되면 도전성재질에 형성된 감광막 패턴을 마스크로 하여 도전성재질을 식각하여 게이트전극(21)을 형성한다.
게이트전극(21)이 형성되면 도 4c에서와 같이 게이트전극(21)에 산화층(22)을 형성한다. 산화층(22)의 형성방법은 먼저, 게이트전극(21)이 매립되도록 관통홀(11)의 내주면 전체에 산화막재질을 도포한다. 산화막재질이 도포되면 제1패턴형성 마스크봉(1)을 이용하여 게이트전극(21)을 형성하는 방법과 동일한 방법으로 산화층(22)을 형성한다. 이 후 산화층(22)을 도 5b에 도시된 제2패턴형성 마스크봉(2)을 이용하여 감광막 패턴(2a)을 형성한 후 이를 마스크로 하여 다시 식각한다.
제2패턴형성 마스크봉(2)은 외주면에 띠 형상의 감광막 패턴(2a)이 형성된다. 이러한 제2패턴형성 마스크봉(2)을 관통홀(11)에 삽입한 후 회전시켜 제2패턴형성 마스크봉(2)에 형성된 감광막 패턴(2a)을 산화층(22)에 도포한다. 이 후 산화층(22)에 도포된 감광막 패턴(2a)을 건조한 후 제2패턴형성 마스크봉(2)을 관통홀(11)에서 제거한다. 제2패턴형성 마스크봉(2)이 제거되면 감광막 패턴(2a)을 마스크로 하여 산화층(22)을 식각한다.
산화층(22)이 형성되면 도 4d에서와 같이 비정질 실리콘층(23)을 띠형상으로 도포한 후 각각 활성영역(23a), 소오스 및 드레인영역(23b,23c)을 형성한다. 이러한 띠형상의 비정질 실리콘층(23)과 활성영역(23a), 소오스 및 드레인영역(23b,23c)은 게이트전극(21)과 산화층(22)과 같이 제1 및 제2패턴형성 마스크 봉(1,2)을 이용하여 형성한다.
비정질 실리콘층(23)이 형성되면 도 4e에서와 같이 소오스 및 드레인영역(23b,23c)에 각각 스토리지전극(24)과 드레인전극(25)을 형성한다. 스토리지전극(24)과 드레인전극(25)이 형성되면 도 4f에서와 같이 띠형상의 유전층(26)을 형성한 후 스토리지전극(24)과 대응되는 위치에 공통소오스전극(27: 도 2에 도시됨)을 형성하여 3차원구조를 갖는 메모리장치의 제조를 완료한다.
이와 같이 메모리장치는 관통홀(11)의 내주면에 수평 및 수직방향으로 다수개의 메모리셀(20)이 배열되도록 형성함으로써 메모리셀(20)을 보다 고집적화 시킬 수 있게 된다.
본 발명의 3차원구조를 갖는 메모리장치는 휴대용 단말기나 컴퓨터에서 데이터를 저장하는 분야에 적용할 수 있다.
도 1은 본 발명의 3차원구조를 갖는 메모리장치의 평단면도,
도 2는 도 1에 도시된 메모리셀의 확대 평단면도,
도 3은 도 2에 도시된 메모리셀의 측면도,
도 4a 내지 도 4f는 본 발명의 3차원구조를 갖는 메모리장치의 제조과정을 나타낸 도,
도 5a 및 도 5b는 제1 및 제2패턴형성 마스크봉의 사시도.
* 도면의 주요 부분에 대한 부호 설명 *
10: 기판 11: 관통홀
20: 메모리셀 21: 게이트전극
22: 산화층 23: 비정질 실리콘층
24: 스토리지전극 25: 드레인전극
26: 유전층 27: 공통소오스전극

Claims (9)

  1. 다수개의 관통홀이 형성되는 기판과;
    상기 관통홀의 내주면에 각각 수평 및 수직방향으로 배열되도록 형성되는 다수개의 메모리셀로 구성되며,
    상기 다수개의 메모리셀은 각각 상기 관통홀의 내주면에 형성되는 게이트전극과, 상기 게이트전극에 형성되는 산화층과, 상기 산화층이 매립되도록 상기 관통홀의 내주면에 형성되며 산화층의 상측에 활성영역이 형성되도록 소오스 및 드레인영역이 형성되는 비정질 실리콘층과, 상기 소오스 영역에 형성되는 스토리지전극과, 상기 드레인영역에 형성되는 드레인전극과, 상기 스토리지전극과 상기 드레인전극이 매립되도록 상기 비정질 실리콘층에 형성되는 유전층과, 상기 스토리지전극과 대응되도록 상기 유전층에 형성되는 공통소오스전극으로 이루어짐을 특징으로 하는 3차원구조를 갖는 메모리장치.
  2. 제1항에 있어서, 상기 기판은 금속재질이 적용됨을 특징으로 하는 3차원구조를 갖는 메모리장치.
  3. 제1항에 있어서, 상기 기판에 형성된 다수개의 관통홀은 양극산화방법, 식각방법, 레이저 천공방법 및 드릴링방법 중 하나에 의해 형성됨을 특징으로 하는 3차원구조를 갖는 메모리장치.
  4. 제1항에 있어서, 상기 기판에 형성된 다수개의 관통홀의 직경은 20㎚ 내지 10㎛임을 특징으로 하는 3차원구조를 갖는 메모리장치.
  5. 삭제
  6. 제1항에 있어서, 상기 게이트전극은 수직방향으로 배열되는 다수개의 메모리셀의 산화층을 연결함을 특징으로 하는 3차원구조를 갖는 메모리장치.
  7. 제1항에 있어서, 상기 비정질 실리콘층은 수평방향으로 배열되는 다수개의 메모리셀의 산화층이 매립되도록 띠형상으로 형성됨을 특징으로 하는 3차원구조를 갖는 메모리장치.
  8. 제1항에 있어서, 상기 다수개의 공통소오스전극은 수직방향으로 배열되는 다수개의 메모리셀의 스토리지전극과 각각 대응되도록 형성됨을 특징으로 하는 3차원구조를 갖는 메모리장치.
  9. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11917805B2 (en) 2020-12-22 2024-02-27 Samsung Electronics Co., Ltd. Semiconductor memory device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102028086B1 (ko) 2013-03-04 2019-10-04 삼성전자주식회사 메모리소자 및 이를 포함하는 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990067904A (ko) * 1998-01-15 1999-08-25 피터 토마스 메모리 셀 장치 및 그 제조 방법
KR100806339B1 (ko) 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
KR20080024971A (ko) * 2006-09-14 2008-03-19 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990067904A (ko) * 1998-01-15 1999-08-25 피터 토마스 메모리 셀 장치 및 그 제조 방법
KR20080024971A (ko) * 2006-09-14 2008-03-19 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
KR100806339B1 (ko) 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
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US11917805B2 (en) 2020-12-22 2024-02-27 Samsung Electronics Co., Ltd. Semiconductor memory device

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