KR20090107817A - 주변 영역에 입체형 커패시터를 구비하는 반도체 메모리장치 - Google Patents

주변 영역에 입체형 커패시터를 구비하는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 페리 영역에 사용되는 리저브 커패시터의 용량을 충분히 확보할 수 있는 장치에 관한 것으로서 활성 영역; 상기 활성 영역 상에 형성되는 비트라인 콘택; 상기 활성 영역 상에 형성되는 랜딩 플러그 콘택; 상기 비트라인 콘택 상에 형성되는 제 1 메탈 라인; 상기 랜딩 플러그 콘택 상에 형성되는 입체형 커패시터; 및 상기 입체형 커패시터 상에 형성되는 제 2 메탈 라인;을 포함하는 것을 특징으로 한다.

Description

주변 영역에 입체형 커패시터를 구비하는 반도체 메모리 장치{Semiconductor Device Equipped With Comprising Solid Transistor In Peri Area}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 페리 영역에 사용되는 리저브 커패시터의 용량을 충분히 확보할 수 있는 장치에 관한 것이다.
반도체 메모리 장치는 많은 커패시터를 포함하고 있는데. 크게 셀 영역에 형성되어 데이터를 저장하는 셀 커패시터와 페리 영역에 형성되어 내부회로에 안정된 전원을 공급하고 노이즈를 제거하기 위해 사용되는 리저버 커패시터로 구분될 수 있다.
제한된 면적에서 셀 커패시터의 정전 용량을 확보하기 위한 방법으로는 고유전 물질을 유전막으로 사용하는 방법, 유전막의 두께를 감소시키는 방법, 하부 전극의 유효면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전막의 신뢰성 및 양산성 검증의 필요성, 후속공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그러므로 기존에 사용하던 유전막을 계속 사용할 수 있고 비교적 공정을 구현하기 쉽다는 이유에서 하부전극의 유효면적을 증가시키는 방법이 많이 이용된다.
하부전극의 유효면적을 증가시키는 방법으로는 여러 가지 방법이 있으나, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법이 주로 이용된다.
도 1은 종래 기술에 의한 셀 트랜지터와 셀 커패시터를 도시한 것이다.
도 1을 참조하면, 셀 트랜지스터(NM)의 소스가 비트 라인(BL)에 연결되고 드레인이 셀 커패시터(Cs)의 하부 전극에 연결되어 있다. 그리고 셀 커패시터(Cs)의 상부 전극에는 셀 플레이트 전압(Vcp)가 연결되어 있다. 그리고 상기 상부 전극과 하부 전극 사이에는 유전막(10)이 형성되어 있는 것을 확인할 수 있다.
그리고 게이트 폭을 1F라고 정의하면, 하나의 셀 트랜지스터를 확보하기 위해서는 워드라인 방향으로 4F, 비트라인 방향으로 2F의 길이가 필요하고 따라서 8F^2의 면적이 필요하다. 실제 셀 커패시터의 면적은 3F^2이지만, 주변 셀과 붙지 않게 하기 위해서는 워드라인 방향으로 1F, 비트라인 방향으로 1F의 공간을 확보해야 하기 때문이다.
도 2는 페리 영역에 배치되는 리저버 커패시터의 평면도를 도시한 것이다.
도 2를 참조하면, 소정의 액티브 영역(20, Active area), 상기 액티브 영역(20)을 가로질러 형성된 비트라인(21), 및 상기 액티브 영역(20)과 일정 영역이 오버랩되어 형성된 게이트(23)가 도시되어 있다. 그리고 상기 비트라인(21)에는 비트라인 콘택(24, Bit Line Contact, BLC)이 형성되어 있고, 게이트(23)에는 게이트 콘택(26, Gate Contact)이 형성되어 있다. 상기 비트라인 콘택(24)을 통해 액티브 영역(20)에 바이어스를 인가하고, 상기 게이트 콘택(26)을 통해 게이트(23)에 바이 어스를 인가할 수 있다. 상기 게이트(23)의 상부에는 상기 게이트 콘택(26)과 연결된 금속 라인(비트 라인과 동일한 레벨의 금속층이므로 이하 비트라인이라고도 한다)이 형성되어 있으나 도시되지 않았다.
게이트(23)와 비트라인(21)에 각각 서로 다른 전원, 예를 들어, 게이트에는 전원전압을 인가하고 비트라인에는 접지전압을 인가하게 되면 게이트와 액티브 영역이 오버랩되는 일정 영역(28)에 커패시터가 형성된다.
도 3는 상기 도 2의 A-A'단면도인데, 도 3을 참조하면, 보다 쉽게 알 수 있다.
하부에 액티브 영역(20)이 형성되어 있고, 그 위에 절연 물질인 게이트 옥사이드(gate oxide, 22)가 형성된다. 그리고 그 상부에 게이트(23)가 형성되어 있다. 상기 활성 영역(20)은 비트라인 콘택(24)를 통해 비트라인(21)과 연결되고 상기 게이트(22)는 게이트 콘택(26)을 통해 비트라인(29)과 연결된다. 즉, 게이트 산화막(22)의 상하에 각각 상부 전극과 하부 전극이 인가되어 리저버 커패시터를 구현할 수 있다. 상기 비트라인(29)는 게이트(23)이 바이어스를 인가하기 위한 메탈 라인인데 도 2에는 도시되지 않았다.
그러나 메모리가 점점 고집적화됨에 따라 이러한 리저버 커패시터의 면적을 확보하기가 점점 어려워지는 실정이다.
본 발명은 페리 영역에 형성되는 리저버 커패시터의 용량을 크게 할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 메모리 장치는 활성 영역; 상기 활성 영역 상에 형성되는 비트라인 콘택; 상기 활성 영역 상에 형성되는 랜딩 플러그 콘택; 상기 비트라인 콘택 상에 형성되는 제 1 메탈 라인; 상기 랜딩 플러그 콘택 상에 형성되는 입체형 커패시터; 및 상기 입체형 커패시터 상에 형성되는 제 2 메탈 라인;을 포함하는 것을 특징으로 한다.
상기 입체형 커패시터는 실린더형 커패시터를 포함한다.
상기 제 1 메탈 라인은 비트 라인인 것이 바람직하다.
또한, 본 발명에 따른 반도체 메모리 장치는 페리 영역에 다수의 입체형 커패시터를 포함하고, 상기 입체형 커패시터의 하부 전극은 동일한 바이어스가 인가하고 상기 입체형 커패시터의 상부 전극에는 둘 이상의 바이어스가 인가되는 것을 특징으로 한다. 서,
상기 하부 전극에 인가되는 바이어스는 활성 영역을 통해 인가되는 것이 바람직하다.
상기 입체형 커패시터는 펼쳤을 때 정방형의 형상이 되게 형성되는 것이 바람직하다.
상기 입체형 커패시터 사이의 간격은 커패시터의 길이와 동일하게 형성되는 것이 바람직하다.
상기 입체형 커패시터는 스택 구조로 형성되는 것이 바람직하다.
본 발명에 의하면 페리 영역에 입체형 커패시터를 이용하여 리저버 커패시터를 형성함으로써 리저버 커패시터의 용량을 용이하게 확보할 수 있고, 따라서 전체 리저버 커패시터가 차지하는 면적을 줄일 수 있다.
본 발명은 페리 영역에 입체형 커패시터를 형성하여 리저버 커패시턴스를 용이하게 확보하고 리저버 커패시터가 차지하는 면적을 줄일 수 있는 반도체 메모리 장치에 대해 개시한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 살펴본다.
도 4는 본 발명에 따른 반도체 메모리 장치의 단면도를 도시한 것이다.
도 4를 참조하면, 활성 영역(40)의 좌우에 소자 분리막(41)이 형성되어 이고, 상기 활성 영역(40)에는 비트라인 콘택(42)과 랜딩 플러그 콘택(44, Landing Plag Contact)이 형성되어 있다. 그리고 상기 비트라인 콘택(42)의 상부에는 비트라인(43)이 형성되어 있고, 상기 랜딩 플러그 콘택(44)의 상부에는 입체형 커패시터(45)가 형성되어 있다. 그리고 입체형 커패시터(45)의 상부에는 상부 전극을 공급하기 위한 메탈라인(46)이 형성되어 있다.
상기와 같은 구성에 의하면, 비트라인(43)에 제 1 전압을 인가하고 메탈라인(46)에 제 2 전압을 인가하면 입체형 커패시터(45)의 하부전극에는 활성 영역(40)과 랜딩 플러그 콘택(44)을 통해 제 1 전압이 인가되고 상부전극에는 제 2 전압이 인가된다. 본 실시예에서는 상기 메탈라인(46)에 전원전압 VDD를 인가하는 경우를 예로 들었으나 전압의 종류는 제한되지 않고 다양하게 변경할 수 있다. 그리고 상기 메탈라인(46)을 하나로 형성하지 않고 각각 분리되도록 하여 둘 이상의 바이어스를 동시에 인가할 수도 있다. 즉, 커패시터의 목적에 따라 일부의 커패시터에는 전원전압 VDD나 승압전압 VPP 등을 자유롭게 인가할 수 있다.
상기 입체형 커패시터(45)는 도 1에서 살펴본 것과 같은 실린더형 커패시터가 사용될 수 있다.
이러한 입체형 커패시터(45)는 종래의 리저버 커패시터에 비해 정전 용량이 크기 때문에 용이하게 리저버 커패시턴스를 확보할 수 있다.
종래 셀 커패시터의 경우, 입체형을 평면으로 펼쳤을 때 워드라인 방향으로 3F, 비트라인 방향으로 1F의 길이를 가진 장방형의 모양이었으나, 본 발명에서는 워드라인 방향으로 2F, 비트라인 방향으로 2F의 길이를 가진 정방형의 모향으로 형성하였다. 정방형으로 형성하는 경우 동일한 면적에 더 많은 커패시터를 형성할 수 있어 공간확보에 있어 보다 효율적이다.
예를 들어, 입체형 커패시터의 실제 면적이 4F^2, 커패시터 사이의 간격이 2F이고 80nm 기술이 적용된다고 하면, 20um내에 31개의 입체형 커패시터가 들어갈 수 있다. 그리고 이때 커패시터의 높이가 2um인 경우를 예를 들어 면적을 계산해 보면 아래 수식과 같다. 실제 커패시터의 면적은 설계자에 따라 다양하게 변경 가능할 것이다.
전체 커패시터의 면적
= 가로방향 및 세로 방향에 있는 커패시터의 개수*높이*원주률*0.08
= 31*31*2*3.24*0.08=965.6um^2
도 2에서 실제 커패시가 형성되는 영역(28)의 가로, 세로의 길이가 각각 20um라고 하면, 전체 커패시터의 면적은 200um^2이다.
커패시터의 정전용량은 유효면적에 비례하므로, 본 발명에 의하면 종래 기술에 비해 동일한 면적에서 9.6배 높은 정전용량을 확보할 수 있다.
따라서 적은 면적으로도 리저버 커패시터를 충분히 확보할 수 있다.
이때 입체형 커패시터(45)를 형성할 때 코아 영역에 형성되는 셀 커패시터와 마찬가지로 게이트 패턴을 추가할 수도 있을 것이다.
도 5는 본 발명에 따른 반도체 메모리 장치의 페리 영역의 평면도이다.
도 5를 참조하면, 다수의 회로 블럭 및 다수의 패드가 존재하고 그 주위의 빈 공간에 리저버 커패시터가 형성되어 있는 것을 확인할 수 있다.
리저버 커패시터가 차지하는 면적이 적기 때문에 군데군데 다른 바이어스를 제공하기 위한 패턴(VDD, VSS, VPP, VDL)을 형성할 수 있다.
상기 입체형 커패시터를 형성시 공정 단계에서 각 커패시터의 바이어스 패턴 만을 열어서 산화막을 조절하여 커패시터의 용량과 바이어스에 맞은 산화막을 형성할 수 있다.
도 1은 일반적인 셀 커패시터의 구조를 도시한 도면
도 2는 종래 기술에 따른 리저버 커패시터의 레이아웃
도 3은 종래 기술에 따른 리저버 커패시터의 단면도
도 4는 본 발명에 따른 리저버 커패시터의 단면도
도 5는 본 발명에 따른 반도체 메모리 장치의 주변 영역을 도시한 평면도

Claims (8)

  1. 활성 영역;
    상기 활성 영역 상에 형성되는 비트라인 콘택;
    상기 활성 영역 상에 형성되는 랜딩 플러그 콘택;
    상기 비트라인 콘택 상에 형성되는 제 1 메탈 라인;
    상기 랜딩 플러그 콘택 상에 형성되는 입체형 커패시터; 및
    상기 입체형 커패시터 상에 형성되는 제 2 메탈 라인;을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 입체형 커패시터는 실린더형 커패시터인 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 1 메탈 라인은 비트 라인인 반도체 메모리 장치.
  4. 페리 영역에 다수의 입체형 커패시터를 포함하고,
    상기 입체형 커패시터의 하부 전극은 동일한 바이어스가 인가하고 상기 입체형 커패시터의 상부 전극에는 둘 이상의 바이어스가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 하부 전극에 인가되는 바이어스는 활성 영역을 통해 인가되는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 입체형 커패시터는 펼쳤을 때 정방형의 형상이 되게 형성되는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 입체형 커패시터 사이의 간격은 상기 정방형의 한 변의 길이와 동일하게 형성되는 반도체 메모리 장치.
  8. 제 4항에 있어서,
    상기 입체형 커패시터는 스택 구조로 형성되는 반도체 메모리 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415225B2 (en) 2010-09-01 2013-04-09 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
KR20180088258A (ko) * 2017-01-25 2018-08-03 한국전자통신연구원 뉴로모픽 연산 장치
KR20190095138A (ko) * 2018-02-06 2019-08-14 삼성전자주식회사 삼차원 수직 셀 구조를 갖는 디램

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020055151A (ko) * 2000-12-28 2002-07-08 박종섭 메모리 셀 형성방법
KR100543938B1 (ko) * 2003-08-22 2006-01-23 주식회사 하이닉스반도체 불휘발성 다이나믹 랜덤 액세스 메모리 구동 회로 및 방법
KR20050063033A (ko) * 2003-12-19 2005-06-28 주식회사 하이닉스반도체 리저버 타입의 커페시터 형성 방법
KR20080008074A (ko) * 2006-07-19 2008-01-23 삼성전자주식회사 반도체 메모리 소자 및 그 형성방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415225B2 (en) 2010-09-01 2013-04-09 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US8558347B2 (en) 2010-09-01 2013-10-15 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
KR20180088258A (ko) * 2017-01-25 2018-08-03 한국전자통신연구원 뉴로모픽 연산 장치
KR20190095138A (ko) * 2018-02-06 2019-08-14 삼성전자주식회사 삼차원 수직 셀 구조를 갖는 디램

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