KR101057767B1 - 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법 - Google Patents
디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR101057767B1 KR101057767B1 KR1020090038542A KR20090038542A KR101057767B1 KR 101057767 B1 KR101057767 B1 KR 101057767B1 KR 1020090038542 A KR1020090038542 A KR 1020090038542A KR 20090038542 A KR20090038542 A KR 20090038542A KR 101057767 B1 KR101057767 B1 KR 101057767B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- storage node
- decoupling capacitor
- node contact
- peripheral region
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 78
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 109
- 239000011229 interlayer Substances 0.000 claims abstract description 58
- 230000002093 peripheral effect Effects 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 8
- 230000000149 penetrating effect Effects 0.000 claims abstract 2
- 238000005530 etching Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 description 10
- 230000010354 integration Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 디커플링 캐패시터의 용량 감소를 방지할 수 있는 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 주변 영역의 기판 상에 게이트 절연막 및 게이트 전극막을 적층하여 형성되는 제 1 디커플링 캐패시터와, 제 1 디커플링 캐패시터를 덮는 제 1 층간절연막과, 제 1 층간절연막 상에 정방형의 평판 구조로 형성되는 비트라인 도전막 및 비트라인 도전막 상에 형성되는 비트라인 하드마스크막과, 비트라인 하드마스크막을 덮는 제 2 층간절연막과, 제 2 층간절연막을 관통하는 스토리지노드 콘택과, 스토리지노드 콘택 상부에 형성되어 스토리지노드 콘택에 전기적으로 연결되는 제 2 디커플링 캐패시터를 포함하며, 비트라인 도전막에 접지전압이 인가되는 디커플링 캐패시터를 구비하는 반도체 소자를 제공한다.
디커플링 캐패시터, 스토리지노드 콘택, 플라즈마 데미지, 용량
Description
본 발명은 반도체 기술에 관한 것으로, 특히, 디커플링 캐패시터(decoupling capacitor)를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자, 예를 들면 DRAM (Dynamic Random Access Memory)의 집적도가 증가함에 따라 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다. 일반적으로 반도체 소자의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되는데, 읽기(read) 동작 및 쓰기(writing) 동작시에 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음(fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 통상적으로 반도체 소자에서는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위하여 디커플링 커패시터를 사용하고 있다.
초기에는 게이트 절연막을 유전막으로, 게이트 절연막 상, 하부의 게이트 전 극막 및 기판을 각각 제 1, 2 전극으로 사용하는 디커플링 캐패시터가 이용되었다.
반도체 소자의 집적도가 증가됨에 따라서 디커플링 캐패시터의 용량도 더욱 증가되어야 한다. 이에 따라, 상기한 구조의 디커플링 캐패시터만으로 원하는 용량을 구현하기가 어렵게 되었다.
이에 따라, 셀 캐패시터 구조를 이용하여 높은 용량의 디커플링 캐패시터를 형성하려는 노력이 행해져 왔다.
도 1a 내지 도 1d은 종래 기술에 따른 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 1a에 도시된 바와 같이, 셀 영역(CELL) 및 주변 영역(PERI)의 기판(10)에 소자분리막(11)을 형성하여 액티브 영역을 한정하고, 셀 영역(CELL) 및 주변 영역(PERI) 상에 게이트 절연막(12)과 게이트 전극막(13) 및 게이트 하드마스크막(14)을 적층하고 패터닝하여 셀 영역(CELL)에는 게이트(G)를 형성하고, 주변 영역(PERI)에는 게이트 절연막(12)을 유전막으로 하는 정방형의 평판형 제 1 디커플링 캐패시터(100)를 형성한다.
제 1 디커플링 캐패시터(100)는 게이트 절연막(12)을 사이에 두고 분리되는 기판(10)과 게이트 전극막(13)을 각각 제 1, 제 2 전극으로 사용한다.
이어, 셀 영역(CELL)의 게이트(G) 양측면에 게이트 스페이서(15)를 형성하고, 게이트(G) 양측 기판(10)의 액티브 영역에 소스/드레인 영역(미도시)을 형성한다. 그런 다음, 게이트 스페이서(15)가 부착된 게이트(G)들 사이의 공간에 랜딩 플러그 콘택(16)을 형성한다. 랜딩 플러그 콘택(16)은 게이트 스페이서(15)가 부착된 게이트(G)에 자기정렬되게 형성되어 소스/드레인 영역에 전기적으로 접속된다.
도 1b에 도시된 바와 같이, 셀 영역(CELL) 및 주변 영역(PERI) 상에 제 1 층간절연막(17)을 형성하고, 셀 영역(CELL)의 제 1 층간절연막(17) 상에 게이트(G) 방향에 수직한 라인 형태로 비트라인(BL)을 형성한다. 비트라인(BL) 상에는 비트라인 하드마스크막(18)이 형성된다. 이어, 비트라인(BL) 및 비트라인 하드마스크막(18)의 측면에 비트라인 스페이서(미도시)를 형성한다.
도 1c에 도시된 바와 같이, 셀 영역(CELL) 및 주변 영역(PERI) 상에 제 2 층간절연막(19)을 형성하고, 기판(10)의 특정 영역, 예를 들어 소스 영역에 접속되는 랜딩 플러그 콘택(16)이 노출되도록 셀 영역(CELL)의 제 2, 제 1 층간절연막(19, 17)을 식각하여 제 1 스토리지노드 콘택홀(20A)을 형성한다.
제 1 스토리지 노드 콘택홀(20A)은 비트라인(BL) 사이에 형성된 제 2 층간절연막(19) 및 그 하부의 제 1 층간절연막(17)을 식각하여 형성된다. 이때, ESR(Effective Series Resistance)을 줄이기 위하여 주변 영역(PERI)에도 제 2 스토리지노드 콘택홀(20B)을 형성한다.
제 1 스토리지노드 콘택홀(20A)을 형성하기 위하여 제 2, 제 1 층간절연막(19, 17)을 식각하는 동안에 주변 영역(PERI)의 제 2, 제 1 층간절연막(19, 17)이 식각되어, 제 2 스토리지노드 콘택홀(20B)은 게이트 하드마스크막(14) 위에 까지 형성된다.
도 1d에 도시된 바와 같이, 제 1, 제 2 스토리지노드 콘택홀(20A, 20B)에 도전막을 매립하여 제 1, 제 2 스토리지노드 콘택(21A, 21B)을 형성한다.
그런 다음, 셀 영역(CELL) 및 주변 영역(PERI) 상에 제 3 층간절연막(22)을 형성하고, 제 3 층간절연막(22)을 관통하여 제 1, 제 2 스토리지노드 콘택(21A, 21B)에 연결되는 제 1, 제 2 버퍼막(23A, 23B)을 형성한다.
제 1, 제 2 버퍼막(23A, 23B)은 제 1, 제 2 스토리지 전극(24A, 24B)을 제 1, 제 2 스토리지노드 콘택(21A, 21B)과 전기적으로 연결시키기 위한 것으로, 셀 영역(CELL)에서는 제 1 스토리지 전극(24A)과 제 1 스토리지노드 콘택(21A)이 제 1 버퍼막(23A)에 의해 소정의 얼라인 마진(aligned margin)을 가지고 상호 전기적으로 접속되게 된다.
이어, 제 1, 제 2 버퍼막(23A, 23B) 상부에 제 1, 제 2 스토리지 전극(24A, 24B)을 형성하고, 제 1, 제 2 스토리지 전극(24A, 24B) 상에 유전체막(25)을 개재하여 플레이트 전극(26)을 형성한다. 이로써, 셀 영역(CELL)에는 셀 캐패시터(200)가 형성되고 주변 영역(PERI)에는 유전체막(25)을 유전막으로 사용하고 제 2 스토리지 전극(24B) 및 플레이트 전극(26)을 제 1, 제 2 전극으로 사용하는 제 2 디커플링 캐피시터(300)가 형성된다.
종래 기술에서는 셀 영역(CELL)에 제 1 스토리지노드 콘택홀(20A) 형성시 ESR를 줄이기 위하여 주변 영역(PERI)에 제 2 스토리지노드 콘택홀(20B)을 형성하는데, 랜딩 플러그 콘택(16)을 노출하는 제 1 스토리지노드 콘택홀(20A)을 형성하는 동안 제 2 스토리지노드 콘택홀(20B)이 게이트 하드마스크막(14) 위에 까지 식각되어 진다. 그런데, 제 1, 제 2 스토리지노드 콘택홀(20A, 20B) 식각시 사용되는 플라즈마에 의해 제 1 디커플링 캐패시터(100)의 유전막으로 사용되는 게이트 절연 막(12)이 절연파괴되어 제 1 디커플링 캐패시터(100)를 못쓰게 되고, 이에 따라 디커플링 캐패서터 용량이 감소되는 문제가 있다.
또한, 제 2 스토리지노드 콘택홀(20B) 식각시 제 2 스토리지노드 콘택홀(20B) 하부의 게이트 하드마스크막(14)이 손실될 수 있으며, 이로 인해 제 2 스토리지노드 콘택(21B)과 게이트 전극막(13)이 숏트(short)되어 제 1 디커플링 캐패시터(100)와 제 2 디커플링 캐패시터(300)가 직렬 연결됨에 따라 디커플링 캐패시터 용량이 감소되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 디커플링 캐패시터의 용량 감소를 방지할 수 있는 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 주변 영역의 기판 상에 게이트 절연막 및 게이트 전극막을 적층하여 형성되는 제 1 디커플링 캐패시터와, 상기 제 1 디커플링 캐패시터를 덮는 제 1 층간절연막과, 상기 제 1 층간절연막 상에 정방형의 평판 구조로 형성되는 비트라인 도전막 및 상기 비트라인 도전막 상에 형성되는 비트라인 하드마스크막과, 상기 비트라인 하드마스크막을 덮는 제 2 층간절연막과, 상기 제 2 층간절연막을 관통하는 스토리지노드 콘택과, 상기 스토리지노드 콘택 상부에 형성되어 상기 스토리지노드 콘택에 전기적으로 연결되는 제 2 디커플링 캐패시터를 포함하며, 상기 비트라인 도전막에 접지전압이 인가되는 디커플링 캐패시터를 구비하는 반도체 소자를 제공한다.
상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 주변 영역의 기판 상에 게이트 절연막과 게이트 전극막을 적층하여 제 1 디커플링 캐패시터를 형성하는 단계와, 상기 결과물 상에 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 상에 비트라인 도전막 및 비트라인 하드마스크막을 적층하여 정방형의 평판 구조물을 형성하는 단계와, 상기 비트라인 하드마스크막 상에 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막에 상기 비트라인 하드마스크막을 노출하는 스토리지노드 콘택홀을 형성하는 단계와, 상기 스토리지노드 콘택홀을 매립하여 스토리지노드 콘택을 형성하는 단계와, 상기 스토리지노드 콘택 상에 버퍼막을 형성하는 단계와, 상기 버퍼막 상에 스토리지 전극과 유전체막과 플레이트 전극을 적층하여 제 2 디커플링 캐패시터를 형성하는 단계를 포함하는 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법을 제공한다.
상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 셀 영역 및 주변 영역을 갖는 기판이 제공되는 단계와, 상기 셀 영역 및 상기 주변 영역의 상기 기판 상에 게이트 절연막과 게이트 전극막을 적층하고 패터닝하여 상기 셀 영역에 게이트를 형성하고 상기 주변 영역에 제 1 디커플링 캐패시터를 형성하는 단계와, 상기 셀 영역의 게이트들 사이의 공간에 상기 기판에 접속되는 랜딩 플러그 콘택을 형성하는 단계와, 상기 셀 영역 및 상기 주변 영역 상에 제 1 층간절연막을 형성하는 단계와, 상기 셀 영역 및 상기 주변 영역 상에 비트라인 도전막과 비트라인 하드마스크막을 적층하고 패터닝하여 상기 셀 영역에는 비트라인 패턴을 형성하고 상기 주변 영역에는 정방형의 평판 구조물을 형성하는 단계와, 상기 셀 영역 및 상기 주변 영역 상에 제 2 층간절연막을 형성하는 단계와, 상기 셀 영역의 제 2, 제 1 층간절연막과 상기 주변 영역의 상기 제 2 층간절연막을 식각하여 제 1, 제 2 스토리지노드 콘택홀을 형성하는 단계와, 상기 제 1, 제 2 스토리지노드 콘택홀을 매립하여 제 1, 제 2 스토리지노드 콘택을 형성하는 단계와, 상기 제 1, 제 2 스토 리지노드 콘택 상에 제 1, 제 2 버퍼막을 형성하는 단계와, 상기 제 1, 제 2 버퍼막 상에 셀 캐패시터 및 제 2 디커플링 캐패시터를 형성하는 단계를 포함하는 디커플링 캐패시터를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 의하면, 디커플링 캐패시터가 형성되는 주변 영역에 비트라인용 도전막과 비트라인 하드마스크막이 형성되므로 스토리지노드 콘택홀 식각시 비트라인 하드마스크막 위에서 식각이 멈춰지게 되므로, 스토리지노드 콘택과 게이트가 숏트되는 불량이 방지된다. 따라서, 스토리지노드 콘택과 게이트가 숏트되어 디커플링 캐패시터들이 직렬로 연결되어짐에 따른 디커플링 용량 감소 문제를 해결할 수 있다.
또한, 비트라인에 접지 전압(GND)을 인가하므로 스토리지노드 콘택홀 식각시 비트라인 하드마스크막이 손실되어 스토리지노드 콘택과 비트라인이 숏트되더라도 스토리지노드 콘택홀 식각시 사용되는 플라즈마에 의한 게이트 절연막 손상이 방지된다. 따라서, 제 1 디커플링 캐패시터를 못쓰게 되는 불량이 예방되므로 디커플링 용량 감소 문제를 해결할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 디커플링 캐패시터를 구비하는 반도체 소자를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에서는 종래 기술과 달리 주변 영역(PERI)에 정방형의 평판 구조를 갖는 비트라인용 도전막(BL') 및 비트라인 하드마스크막(38)을 더 포함하며, 제 2 스토리지노드 콘택(41B)이 비트라인 하드마스크막(38) 위에 까지만 형성된다.
구체적으로, 본 발명에 따른 반도체 소자는, 셀 캐패시터(500)가 형성되는 셀 영역(CELL)과 제 1, 제 2 디커플링 캐패시터(400, 600)가 형성되는 주변 영역(PERI)을 포함한다.
셀 캐패시터(500)의 제 1 스토리지 전극(44A)과 제 2 디커플링 캐패시터(600)의 제 2 스토리지 전극(44B)은 각각 제 1, 제 2 버퍼막(43A, 43B) 위에 형 성된다. 제 1, 제 2 버퍼막(43A, 43B)은 제 1, 제 2 스토리지 전극(44A, 44B)을 제 1, 제 2 스토리지노드 콘택(41A, 41B)과 전기적으로 연결시키기 위하여 형성된 것이다. 셀 영역(CELL)에서는 제 1 스토리지노드 콘택(41A)과 제 1 스토리지 전극(44A)이 제 1 버퍼막(43A)에 의해 소정의 얼라인 마진을 갖고 상호 전기적으로 접속하게 된다.
셀 영역(CELL)에서 제 1 버퍼막(43A)은 제 3 층간절연막(42)을 관통하여 형성되고, 제 1 스토리지노드 콘택(41A)은 제 2, 제 1 층간절연막(39, 37)을 관통하여 랜딩 플러그 콘택(36) 위에 까지 형성된다. 제 1 스토리지노드 콘택(41A)은 양측면에 비트라인 스페이서(미도시)가 부착된 비트라인(BL)과 비트라인 하드마스크막(38)의 적층 구조물들 사이의 제 2 층간절연막(39)을 관통하며, 이에 따라 제 1 스토리지노드 콘택(41A)은 비트라인(BL)과 전기적으로 절연된다. 한편, 제 1 스토리지노드 콘택(41A)은 게이트(G)에 자기정렬되는 랜딩 플러그 콘택(36)을 통해 기판(30)의 특정 영역, 예를 들어 소스 영역에 전기적으로 연결된다. 게이트(G)는 기판(30) 상에 적층된 게이트 절연막(32)과 게이트 전극막(33) 및 게이트 하드마스크막(34)으로 구성되며, 게이트(G) 양측면에는 게이트 스페이서(35)가 부착된다.
주변 영역(PERI)에서 제 2 버퍼막(43B)은 제 3 층간절연막(42)을 관통하여 형성되고, 제 2 스토리지노드 콘택(41B)은 제 2 층간절연막(39)을 관통하여 비트라인 하드마스크막(38) 위에 까지 형성된다. 비트라인 하드마스크막(38)과 그 하부의 비트라인용 도전막(BL')은 복수의 제 2 스토리지 전극(44B)들 하부에 정방형의 평판 구조로 형성된다. 주변 영역(PERI)의 비트라인용 도전막(BL')은 제 1 층간절연 막(37)을 사이에 두고 하부의 제 1 디커플링 캐패시터(400)와 절연된다. 제 1 디커플링 캐패시터(400)는 기판(30) 상에 형성된 게이트 절연막(32)을 유전막으로, 기판(30)과 게이트 전극막(33)을 각각 제 1, 제 2 전극으로 사용한다. 그리고, 게이트 전극막(33) 상에는 게이트 하드마스크막(34)이 형성되어 있다.
도면에서 미설명된 부호 31은 소자분리막을 나타낸다.
전술한 구조를 갖는 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법을 도 3a 내지 도 3e를 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 3a에 도시된 바와 같이, 셀 영역(CELL) 및 주변 영역(PERI)의 기판(30)에 소자분리막(31)을 형성하여 액티브 영역을 한정하고, 소자분리막(31)을 포함한 기판(30) 전면에 게이트 절연막(32)과 게이트 전극막(33) 및 게이트 하드마스크막(34)을 적층하고 패터닝하여 셀 영역(CELL)에는 게이트(G)를 형성하고 주변 영역(PERI)에는 게이트 절연막(32)을 유전막으로 하는 정방형의 평판 구조를 갖는 제 1 디커플링 캐패시터(400)를 형성한다. 제 1 디커플링 캐패시터(400)은 게이트 절연막(32)을 사이에 두고 분리되는 기판(30)과 게이트 전극막(33)을 각각 제 1, 제 2 전극으로 사용한다.
이어, 셀 영역(CELL)의 게이트(G) 양측면에 게이트 스페이서(35)를 형성하고, 게이트(G) 양측 기판(30)의 액티브 영역에 소스/드레인 영역(미도시)을 형성한다. 그런 다음, 게이트 스페이서(35)가 부착된 게이트(G)들 사이의 공간에 랜딩 플 러그 콘택(36)을 형성한다. 랜딩 플러그 콘택(36)은 게이트 스페이서(35)가 부착된 게이트(G)에 자기정렬되게 형성되어 소스/드레인 영역에 전기적으로 접속된다.
도 3b에 도시된 바와 같이, 셀 영역(CELL) 및 주변 영역(PERI) 상에 제 1 층간절연막(37)을 형성하고, 셀 영역(CELL) 및 주변 영역(PERI)의 제 1 층간절연막(37) 상에 비트라인용 도전막(BL')과 비트라인 하드마스크막(38)을 적층하고, 패터닝하여 셀 영역(CELL)에 게이트(G) 방향에 수직한 라인 형태로 비트라인(BL)을 형성한다. 이때, 주변 영역(PERI)에 형성된 비트라인용 도전막(BL')과 비트라인 하드마스크막(38)을 전부 제거하지 않고 스토리지노드 콘택이 형성될 부분 아래에 정방형의 평판 형태로 남긴다.
이어, 셀 영역(CELL)에 형성된 비트라인(BL) 및 비트라인 하드마스크막(38)의 측면에 비트라인 스페이서(미도시)를 형성한다.
도 3c에 도시된 바와 같이, 셀 영역(CELL) 및 주변 영역(PERI) 상에 제 2 층간절연막(39)을 형성하고 기판(30)의 특정 영역, 예를 들어 소스 영역에 접속되는 랜딩 플러그 콘택(36)이 노출되도록 셀 영역(CELL)의 제 2, 제 1 층간절연막(39, 37)을 식각하여 제 1 스토리지노드 콘택홀(40A)을 형성한다. 제 1 스토리지 노드 콘택홀(40A)은 비트라인(BL) 사이에 형성된 제 2 층간절연막(39) 및 그 하부의 제 1 층간절연막(37)을 식각하여 형성된다. 이때, ESR을 줄이기 위하여 주변 영역(PERI)에 제 2 스토리지노드 콘택홀(40B)을 형성한다.
제 1 스토리지노드 콘택홀(40A)을 형성하기 위하여 제 2, 제 1 층간절연막(39, 37)을 식각하는 동안에 주변 영역(PERI)에서는 제 2 층간절연막(39) 하부에 형성된 비트라인 하드마스크막(38)에 의해 식각이 멈춰짐에 따라서 제 2 층간절연막(39)만이 식각된다. 따라서, 주변 영역(PERI)에 형성되는 제 2 스토리지노드 콘택홀(40B)은 비트라인 하드마스크막(38) 위에 까지만 형성된다.
도 3d에 도시된 바와 같이, 제 1, 제 2 스토리지노드 콘택홀(40A, 40B)에 도전막을 매립하여 제 1, 제 2 스토리지노드 콘택(41A, 41B)을 형성한다.
그런 다음, 셀 영역(CELL) 및 주변 영역(PERI) 상에 제 3 층간절연막(42)을 형성하고, 제 3 층간절연막(42)을 관통하여 제 1, 제 2 스토리지노드 콘택(41A, 41B)에 연결되는 제 1, 제 2 버퍼막(43A, 43B)을 형성한다.
제 1, 제 2 버퍼막(43A, 43B)은 제 1, 제 2 스토리지 전극(44A, 44B)을 제 1, 제 2 스토리지노드 콘택(41A, 41B)과 전기적으로 연결시키기 위한 것으로, 셀 영역(CELL)에서는 제 1 스토리지 전극(44A)과 제 1 스토리지노드 콘택(41A)이 제 1 버퍼막(43A)에 의해 소정의 얼라인 마진을 가지고 상호 전기적으로 접속되게 된다.
도 3e에 도시된 바와 같이, 제 1, 제 2 버퍼막(43A, 43B) 상부에 제 1, 제 2 스토리지 전극(44A, 44B)을 형성하고, 제 1, 제 2 스토리지 전극(44A, 44B) 상에 유전체막(45)을 개재하여 플레이트 전극(46)을 형성한다. 이로써, 셀 영역(CELL)에는 셀 캐패시터(500)가 형성되고 주변 영역(PERI)에는 유전체막(45)을 유전막으로 사용하고 제 2 스토리지 전극(44B) 및 플레이트 전극(46)을 제 1, 제 2 전극으로 사용하는 제 2 디커플링 캐피시터(600)가 형성된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d은 종래 기술에 따른 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들.
도 2는 본 발명의 실시예에 따른 디커플링 캐패시터를 구비하는 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법을 나타낸 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 기판
G : 게이트
400, 600 : 제 1, 제 2 디커플링 캐패시터
500 : 셀 캐패시터
37, 39, 42 : 제 1, 제 2, 제 3 층간절연막
BL : 비트라인
BL' : 비트라인용 도전막
38 : 비트라인 하드마스크막
40A, 40B : 제 1, 제 2 스토리지노드 콘택홀
41A, 41B : 제 1 제 2 스토리지노드 콘택
43A, 43B : 제 1, 제 2 버퍼막
Claims (8)
- 주변 영역의 기판 상에 게이트 절연막 및 게이트 전극막을 적층하여 형성되는 제 1 디커플링 캐패시터;상기 제 1 디커플링 캐패시터를 덮는 제 1 층간절연막;상기 제 1 층간절연막 상에 정방형의 평판 구조로 형성되는 비트라인 도전막 및 상기 비트라인 도전막 상에 형성되는 비트라인 하드마스크막;상기 비트라인 하드마스크막을 덮는 제 2 층간절연막;상기 제 2 층간절연막을 관통하는 스토리지노드 콘택;상기 스토리지노드 콘택 상부에 형성되어 상기 스토리지노드 콘택에 전기적으로 연결되는 제 2 디커플링 캐패시터를 포함하며,상기 비트라인 도전막에 접지전압이 인가되는 디커플링 캐패시터를 구비하는 반도체 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,상기 스토리지노드 콘택을 덮는 제 3 층간절연막;상기 제 3 층간절연막을 관통하며 형성되어 상기 스토리지노드 콘택과 상기 제 2 디커플링 캐패시터를 전기적으로 연결하는 버퍼막을 더 포함하는 디커플링 캐패시터를 구비하는 반도체 소자.
- 셀 영역과 주변 영역을 갖는 기판의 상기 주변 영역의 기판 상에 게이트 절연막과 게이트 전극막을 적층하여 제 1 디커플링 캐패시터를 형성하는 단계;상기 기판 상에 상기 제 1 디커플링 캐패시터를 덮는 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막 상에 비트라인 도전막 및 비트라인 하드마스크막을 적층하여 정방형의 평판 구조물을 형성하는 단계;상기 비트라인 하드마스크막 상에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막에 상기 비트라인 하드마스크막을 노출하는 스토리지노드 콘택홀을 형성하는 단계;상기 스토리지노드 콘택홀을 매립하여 스토리지노드 콘택을 형성하는 단계;상기 스토리지노드 콘택 상에 버퍼막을 형성하는 단계;상기 버퍼막 상에 스토리지 전극과 유전체막과 플레이트 전극을 적층하여 제 2 디커플링 캐패시터를 형성하는 단계를 포함하는 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3항에 있어서,상기 제 1 디커플링 캐패시터를 형성하는 단계는,상기 주변 영역 외부에 존재하는 셀 영역에 게이트 절연막과 게이트 전극막 형성시 상기 주변 영역까지 연장하여 형성하는 단계;를 포함하는 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 3항에 있어서,상기 비트라인 도전막 및 상기 비트라인 하드마스크막을 형성하는 단계는상기 주변 영역 외부에 존재하는 셀 영역에 비트라인용 도전막과 비트라인 하드마스크막 형성시 상기 주변 영역까지 연장하여 형성하는 단계;비트라인을 형성하기 위한 상기 셀 영역의 상기 비트라인용 도전막 및 상기 비트라인 하드마스크막 패터닝시 상기 주변 영역에 상기 비트라인용 도전막과 상기 비트라인 하드마스크막을 정방형의 평판 형태로 남기는 단계를 포함하는 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 3항에 있어서,상기 스토리지노드 콘택홀을,상기 주변 영역 외부에 존재하는 셀 영역의 제 1, 제 2 층간절연막을 식각하여 스토리지노드 콘택홀 형성시 상기 주변 영역의 상기 제 2 층간절연막을 식각하 여 형성하는 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 3항 또는 제 6항에 있어서,상기 스토리지노드 콘택을,상기 셀 영역의 상기 스토리지노드 콘택홀에 도전막 매립시 상기 주변 영역의 상기 스토리지노드 콘택홀에도 상기 도전막을 매립하여 형성하는 디커플링 캐패시터를 구비하는 반도체 소자의 제조방법.
- 셀 영역 및 주변 영역을 갖는 기판이 제공되는 단계;상기 셀 영역 및 상기 주변 영역의 상기 기판 상에 게이트 절연막과 게이트 전극막을 적층하고 패터닝하여 상기 셀 영역에 게이트를 형성하고 상기 주변 영역에 제 1 디커플링 캐패시터를 형성하는 단계;상기 셀 영역의 게이트들 사이의 공간에 상기 기판에 접속되는 랜딩 플러그 콘택을 형성하는 단계;상기 셀 영역 및 상기 주변 영역 상에 제 1 층간절연막을 형성하는 단계;상기 셀 영역 및 상기 주변 영역 상에 비트라인 도전막과 비트라인 하드마스크막을 적층하고 패터닝하여 상기 셀 영역에는 비트라인 패턴을 형성하고 상기 주변 영역에는 정방형의 평판 구조물을 형성하는 단계;상기 셀 영역 및 상기 주변 영역 상에 제 2 층간절연막을 형성하는 단계;상기 셀 영역의 제 2, 제 1 층간절연막과 상기 주변 영역의 상기 제 2 층간절연막을 식각하여 제 1, 제 2 스토리지노드 콘택홀을 형성하는 단계;상기 제 1, 제 2 스토리지노드 콘택홀을 매립하여 제 1, 제 2 스토리지노드 콘택을 형성하는 단계;상기 제 1, 제 2 스토리지노드 콘택 상에 제 1, 제 2 버퍼막을 형성하는 단계;상기 제 1, 제 2 버퍼막 상에 셀 캐패시터 및 제 2 디커플링 캐패시터를 형성하는 단계를 포함하는 디커플링 캐패시터를 포함하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090038542A KR101057767B1 (ko) | 2009-04-30 | 2009-04-30 | 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090038542A KR101057767B1 (ko) | 2009-04-30 | 2009-04-30 | 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100119434A KR20100119434A (ko) | 2010-11-09 |
| KR101057767B1 true KR101057767B1 (ko) | 2011-08-19 |
Family
ID=43405490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090038542A KR101057767B1 (ko) | 2009-04-30 | 2009-04-30 | 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101057767B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101863762B1 (ko) * | 2011-12-20 | 2018-07-16 | 에스케이하이닉스 주식회사 | 리저브아 캐패시터를 갖는 반도체 집적 회로 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688554B1 (ko) | 2005-06-23 | 2007-03-02 | 삼성전자주식회사 | 파워 디커플링 커패시터를 포함하는 반도체 메모리 소자 |
-
2009
- 2009-04-30 KR KR1020090038542A patent/KR101057767B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688554B1 (ko) | 2005-06-23 | 2007-03-02 | 삼성전자주식회사 | 파워 디커플링 커패시터를 포함하는 반도체 메모리 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100119434A (ko) | 2010-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200176453A1 (en) | Semiconductor structure with capacitor landing pad and method of make the same | |
| US20060186449A1 (en) | Semiconductor device and manufacturing method therof | |
| JP2012221965A (ja) | 半導体記憶装置及びその製造方法 | |
| US8779487B2 (en) | Semiconductor devices including storage node landing pads separated from bit line contact plugs | |
| CN108281424B (zh) | 半导体元件以及其制作方法 | |
| JP4698427B2 (ja) | 半導体装置の製造方法 | |
| KR101400061B1 (ko) | 커패시터, 커패시터를 포함하는 반도체 장치, 커패시터의형성 방법 및 커패시터를 포함하는 반도체 장치의 제조방법 | |
| KR100532424B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR101057767B1 (ko) | 디커플링 캐패시터를 구비하는 반도체 소자 및 그 제조방법 | |
| KR20090044553A (ko) | 반도체 소자의 형성 방법 | |
| KR100663370B1 (ko) | 상부전극을 갖는 반도체소자 및 그 제조방법 | |
| KR101120182B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR101096210B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2013021275A (ja) | 半導体装置 | |
| KR101032500B1 (ko) | 3차원구조를 갖는 메모리장치 | |
| KR100924200B1 (ko) | 반도체 소자의 형성 방법 | |
| JP2001102546A (ja) | 半導体記憶装置及びその製造方法 | |
| US11121136B2 (en) | Insulating structure and method of forming the same | |
| KR101094061B1 (ko) | 반도체소자 및 그의 제조방법 | |
| JPH03133172A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20040002221A (ko) | 반도체소자의 저장전극 및 그 제조방법 | |
| KR100949876B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| JP2004103622A (ja) | 半導体装置 | |
| KR20040083146A (ko) | 반도체 소자의 배선 및 그 형성방법 | |
| KR20100040551A (ko) | 반도체소자 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |