JPH03133172A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は、半導体記憶装置およびその製造方法に関し
、さらに詳しくは、１トランジスタ・ｌキャパシタ型の
ダイナミックＲＡＭに適した半導体記憶装置およびその
製造方法、特に、キャパシタ部の構造およびその製造方
法の改良に係るものである。

［従来の技術］ 従来の一般的な構造の１トランジスタ・１キヤパシタ型
のダイナミックＲＡＭ　（以下、ＤＲＡＭと呼ぶ）にお
ける１つのメモリセル部の回路構成を第５図に示す。

この第５図回路において、１トランジスタ・１キヤパシ
タ型のＤＲＡＭは、従来からよく知られているように、
ワード線１およびビット線２をそれぞれに有しており、
一方のワード線ｌについては、ＭｏＳトランジスタ３の
ゲートに接続させ、また、他方のビット線２については
、ＭＯＳトランジスタ３のチャネルを通してキヤベツ′
９６の下部電極であるストレージノード４に接続させ、
かつその上部電極であるセルプレート５を接地させた構
成になっている。

こ＼で、前記回路構成による１トランジスタ・ｌキャパ
シタ型ＤＲＡＭの動作原理としては、ワード線ｌの電圧
を変化させることにより、ＭＯＳトランジスタ３のゲー
トを開閉制御して、キャパシタ６のストレージノード４
に蓄積されている電荷、つまり記憶されているデータを
ビット線２から読み出し、かつこれとは反対に、記憶し
ようとするデータを、ビット線２からキャパシタ６のス
トレージノード４に電荷として蓄積させるようにし、こ
れによって、データの書き込み、あるいは読み出しを任
意に行なわせるものである。

しかして、現在では、ＤＲＡＭの微細化に伴って、ＭＯ
Ｓトランジスタ３だけでなく、キャパシタ６の微細化も
進んでいるが、このキャパシタ６の容量が減少すると、
ソフトエラーなどの問題が発生して、こ＼でのＤＲＡＭ
の信頼性に大きな影響を及ぼすことから、このキャパシ
タ６の容量を増加するための種々の試みがなされており
、これらのうち、構造的にキャパシタ面積を増大させる
手段として、いわゆる、スタックドキャパシタの構成が
提案、実施されている。

従来例によるこの種のスタックドキャパシタを用いたＤ
ＲＡＭでの１つのメモリセル部の模式断面を第６図に示
しである。

すなわち、この第６図従来例構成においては、シリコン
半導体基板ｌＯ上にあって、まず、厚いシリコン酸化膜
からなる素子間分離領域８を選択的に形成させ、かつこ
れらの表面部に薄いシリコン酸化膜を形成させた後、こ
の薄いシリコン酸化膜上に、ＣＶＤ法によって、ポリシ
リコン膜を堆積させ、写真製版技術、プラズマエツチン
グ技術により、半導体基板ｌＯ上の所定位置にゲート電
極であるワード線ｌと、素子間分離領域８上の所定位置
に隣接素子領域のゲート電極であるワード線９とをそれ
ぞれ選択的に形成させ、続いて、不純物のイオン注入に
よってソース・ドレイン領域１２を形成させ、これらの
上に眉間絶縁膜１１を積み、かつスルーホール１３を開
口させた上で、再度、ＣＶＤ法によって、はｆＯ２３μ
ｍ程度の厚さの第１のポリシリコン膜を堆積させ、かつ
これを再度、写真製版技術、プラズマエツチング技術に
より、パターニング成形させてストレージノード４を形
成させ、さらに、その表面部を熱酸化させて薄いシリコ
ン酸化膜による誘電体膜７を形成させ、この誘電体膜７
上に、同様な手段で、第２のポリシリコン膜による約３
０００人程度の厚さのセルプレート５を形成させて、所
期のメモリセル部を得るのであり、二＼では、ストレー
ジノード４が各ワード線１．９上を通って直交配置され
、下地側との段差を利用して立体的に形成されるために
、その面積増加を図り得るのである。

［発明が解決しようとする課題１ 先に述べたように、この種のＤＲＡＭにおいては、ソフ
トエラーなどの対策上、ある程度以上のキャパシタ容量
を確保する必要があるが、現在のようにＤＲＡＭの高集
積化が進むにつれ、必然的にキャパシタ領域の面積が小
さ（されるために、このま＼では、所定のキャパシタ容
量を確保できな（なる。

こＳで、前記した従来例構成によるスタックドキャパシ
タの場合には、ストレージノード４となる第１のポリシ
リコン膜に関して、これを下地側の眉間絶縁膜１１との
間の段差部利用により立体的に形成させ、これによって
、実質的なキャパシタ面積の増加を図るようにしている
のであるが、さらに、−層、このＤＲＡＭの高集積化が
進むと、このような従来技術によるのみでは、十分なキ
ャパシタ容量を確保するのが困難であるという問題点が
あった。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ソフトエラ
ーなどに対する信頼性が高く、かつ高集積化に適した。

この種の半導体記憶装置およびその製造方法、こ１では
、ＤＲＡＭにおけるキャパシタ部およびその製造方法を
提供することである。

〔課題を解決するための手段１ 前記目的を達成するために、この発明に係る半導体記憶
装置は、薄い誘電体膜を挟んで、第１のポリシリコン膜
によるストレージノードおしての下部側の電極と、第２
のポリシリコン膜によるセルプレートとしての上部側の
電極とを配置したキャパシタ部の構成において、第１の
ポリシリコン膜に対し、溝状凹部、または穴状凹部、も
しくは溝状貫通部、または穴状貫通部を形成させたもの
である。

すなわち、この発明は、薄い誘電体膜を挟み、第１のポ
リシリコン膜による下部側の電極（ストレージノード）
と、第２のポリシリコン膜による上部側の電極（セルプ
レート）とを配置させて構成するキャパシタ部を備えた
半導体記憶装置において、前記第１のポリシリコン膜に
対し、少なくとも１個以上の溝状凹部、穴状凹部または
溝状貫通部、穴状貫通部を形成させると共に、これらの
溝状凹部、穴状凹部または溝状貫通部、穴状貫通部の各
内面部を含んで前記誘電体膜を、また、前記第２のポリ
シリコン膜をそれぞれに積層して形成させたことを特徴
とする半導体記憶装置である。

また、この発明は、薄い誘電体膜を挟み、第１のポリシ
リコン膜による下部側の電極（ストレージノード）と、
第２のポリシリコン膜による上部側の電極（セルプレー
ト）とを配置させて構成するキャパシタ部を備えた半導
体記憶装置において、前記第１のポリシリコン膜を形成
させた後、この第１のポリシリコン膜に対し、少なくと
も１個以上の溝状凹部、穴状凹部な形成させるか、また
は前記第１のポリシリコン膜の形成と同時に、少なくと
も１個以上の溝状貫通部、穴状貫通部を形成させる工程
と、前記溝状凹部、穴状凹部または溝状貫通部、穴状貫
通部の各内面部を含んで前記第１のポリシリコン膜上に
、前記薄い誘電体膜を形成させる工程と、前記誘電体膜
上に、前記第２のポリシリコン膜を形成する工程とを、
少なくとも含むたことを特徴とする半導体記憶装置の製
造方法である。

〔作　　　用１ 従って、この発明の半導体記憶装置では、薄い誘電体膜
を挟んで、第１のポリシリコン膜によるストレージノー
ドとしての下部側の電極と、第２のポリシリコン膜によ
るセルプレートとしての上部側の電極とを配置してなる
キャパシタ部の構成において、第１のポリシリコン膜に
溝状凹部、または穴状凹部、もしくは溝状貫通部、また
は穴状貫通部を形成させたから、この第１のポリシリコ
ン膜での実質的な表面積を大きくできて、キャパシタ容
量を増加し得るのである。

〔実　施　例〕

以下、この発明に係る半導体記憶装置およびその製造方
法の実施例につき、第１図ないし第４図を参照して詳細
に説明する。

第１図および第２図はこの発明の各別の実施例を適用し
た半導体記憶装置、こ＼では、ＤＲＡＭにおけるキャパ
シタ部の概要構成を模式的に示すそれぞれに断面図であ
り、また、第３図（ａ）　、　ｆｂ）は第１図実施例構
成に対応するキャパシタ部での第１ポリシリコン該当部
を部分的に示すそれぞれに平面模式区、第４図は第２図
実施例構成に対応するキャパシタ部での第１ポリシリコ
ン該当部を部分的に示す平面模式図である。これらの第
１図および第２図の各実施例構成において、前記第５図
の従来例構成と同一符号は同一または相当部分を示して
いる。

第１図実施例構成では、後述するように、ストレージノ
ード４となる第１のポリシリコン膜に対して、そのキャ
パシタ容量の増加を図るために、この第１のポリシリコ
ン膜の途中まで、所定の大きさ、および深さを有する少
なくとも１つ以上の溝状凹部、または穴状凹部を形成さ
せ、これによって、その実質的な表面積を増加させるよ
うにしており、また、第２図実施例構成では、同様に、
ストレージノード４となる第１のポリシリコン膜に対し
て、キャパシタ面積の増加を図るために、同第１のポリ
シリコン膜を貫通して下地側の眉間絶縁膜１１に達する
まで、所定の大きさを有する少なくとも１つ以上の溝状
貫通部、または穴状貫通部を形成させ、こＳでも、これ
によって、その実質的な表面積を増加させるようにした
ものであって、これらの第１図、および第２図の各実施
例構成において、前記ストレージノード４となる第１の
ポリシリコン膜を形成するまでの工程については、それ
ぞれに前記した従来例の場合と全く同様の工程を経て製
造される。

まず、前記第１図実施例においては、前記ストレージノ
ード４となる第１のポリシリコン膜を、ＣＶＤ法によっ
て、例えば、約４０００人程度の膜厚で形成させた後、
写真製版技術、およびエツチング技術により、この第１
のポリシリコン膜上に、レジストを塗布し、所定の転写
マスクを用いた転写、もしくはエレクトロンビームを用
いた１描によって、所定の大きさ、および個数の溝形状
、または穴形状をパターニングし、かつこの転写パター
ンをエツチングマスクにしてエツチングすることで、同
第１のポリシリコン膜、換言すると、ストレージノード
４に対して、その膜厚よりも浅くした所定の深さ９例え
ば、約３０００人種度の深さの溝状凹部１４ａ、または
穴状凹部１５ａを選択的に掘り込む。なお、この場合、
これらの溝状凹部１４ａ、または穴状凹部１５ａの溝幅
、大幅については、おＳよそ０．３〜０．５μｍ程度で
あってよい。

その後、前記のように溝状凹部１４ａ、または穴状凹部
１５ａを形成したストレージノード４となる第１のポリ
シリコン膜の表面部を熱酸化させることにより、薄いシ
リコン酸化膜による誘電膜７を形成させ、かつこの誘電
膜７を介して、ＣＶＤ法により、ストレージノード４上
に第２のポリシリコン膜によるセルプレート５を形成さ
せるが、このセルプレート５の膜厚については、例えば
、その薄い部分で約１０００人程度であってよい。すな
わち９以上のようにして、所期通りのＤＲＡＭにお′け
るキャパシタ部を構成させるのである。

また、第３図（ａ）　、　（ｂｌ　には、前記のように
してストレージノード４に形成された所定の深さの溝状
凹部１４ａ、または穴状凹部１５ａのそれぞれに異なっ
たパターン形状を示しである。同図（ａ）は複数個の溝
状凹部１４ａをそれぞれに形成させた場合。

同図（ｂｌ　は複数個の穴状凹部１５ａをそれぞれに形
成させた場合である。

こＮで、例えば、第３図（ｂ）に見られる如く、ストレ
ージノード４における穴状凹部１５ａを形成しないとき
の表面積、つまり、キャパシタ面積が７μｍ２であると
き、このストレージノード４に対して、例えば、−辺の
大幅が０．３μｍで、その深さが２０００人の穴状凹部
１５ａを９個所に亘って形成させたとすると、そのキャ
パシタ面積を３０〜４０％程度まで大きくできて、この
大きくされた面積対応に、キャパシタ容量を増加させる
ことができるのである。

次に、前記第２図実施例においては、前記ストレージノ
ード４となる第１のポリシリコン膜の形成に際して、同
時に、第４図に示すように、穴状貫通部１５ｂを形成さ
せればよい。すなわち、同穴状貫通部１５ｂは、ストレ
ージノード４を貫通する形態にされるものであるから、
このストレージノード４の形成のための転写マスクに、
予め穴部パターンを形成させておくなどの手段を講じて
おくことで、同時形成が可能になり、転写マスクを変更
するだけで、従来と同一の工程数によって製造し得るの
である。

一方、この場合には、当然のことながら、ｌメモリセル
部に属するストレージノード４は、全体が一連に繋がっ
ている必要があり、この条件を満たしておりさえすれば
、前例と同様な溝状貫通部の形状、もしくは溝状貫通部
の類似形状に形成させてもよい。

そして、この第２図実施例構成の場合にも、前記第１図
実施例構成の場合と同様の工程を経て、所期通りのＤＲ
ＡＭにおけるメモリセル部を構成でき、かつ同様な作用
、効果が得られる。

〔発明の効果１ 以上詳述したように、この発明の半導体記憶装置によれ
ば、薄い誘電体膜を挟んで、第１のポリシリコン膜によ
るストレージノードとしての下部側の電極と、第２のポ
リシリコン膜によるセルプレートとしての上部側の電極
とを配置してなるキャパシタ部の構成において、ストレ
ージノードとなる第１のポリシリコン膜に対して、所定
の大きさ、および深さを有する少なくとも１つ以上の溝
状凹部、または穴状凹部を形成させるか、あるいは、第
１のポリシリコン膜を貫通して下地側の眉間絶縁膜に達
するまで、所定の大きさの少なくとも１つ以上の溝状貫
通部、または穴状貫通部を形成させたので、それぞれに
第１のポリシリコン膜の実質的な表面積を、これらの各
溝状凹部、または穴状凹部、もしくは溝状貫通部、また
は穴状貫通部の形成相当分だけ大きくでき、結果的に、
キャパシタ部でのキャパシタ容量を良好かつ効果的に増
加し得るのである。

また、その製造に際しても、第１のポリシリコン膜に対
して、所定の大きさ、および深さを有する少なくとも１
つ以上の溝状凹部、または穴状凹部な形成させる手段で
は、従来の製造工程に、マスク１枚分だけの工程の追加
により、第１のポリシリコン膜を貫通して下地側の眉間
絶縁膜に達するまで、所定の大きさの少なくとも１つ以
上の溝状貫通部、または穴状貫通部を形成させる手段で
は、マスクの変更のみで、工程数を何ら増加せずに、そ
れぞれに製造することができて、その実施が極めて容易
であるなどの優れた特長を有するものである。

【図面の簡単な説明】

第１図および第２図はこの発明の各別の実施例を適用し
た半導体記憶装置におけるキャパシタ部の概要構成を模
式的に示すそれぞれに断面図、第３図（ａ）　、　（ｂ
）は第１図実施例構成に対応するキャパシタ部での第１
ポリシリコン該当部を部分的に示すそれぞれに平面模式
図、第４図は第２図実施例構成に対応するキャパシタ部
での第１ポリシリコン該当部を部分的に示す平面模式図
であり、また、第５図は一般的なりＲＡＭの１メモリ分
の回路構成を示す接続図、第６図は従来例での半導体記
憶装置におけるキャパシタ部の概要構成を模式的に示す
断面図である。 １．９・・・・ワード線、２・・・・ビット線、３・・
・・ＭＯＳトランジスタ、４・・・・ストレージノード
（第１のポリシリコン膜）、５・・・・セルプレート（
第２のポリシリコン膜）、６・・・・キャパシタ、７・
・・・誘電体膜、８・・・・素子間分離領域、ｌＯ・・
・・シリコン半導体基板、１１・・・・層間絶縁膜、１
２・・・・ソース・ドレイン領域、１３・・・・スルー
ホール、１４ａ・・・・溝状凹部、１４ｂ・・・・穴状
凹部、１５ａ・・・・溝状貫通部。 （丼２り水°ソンソコン坂＞　　　１３：スレー広−ル
第２図

Claims (2)

【特許請求の範囲】
1. （１）薄い誘電体膜を挟み、第１のポリシリコン膜によ
   る下部側の電極（ストレージノード）と、第２のポリシ
   リコン膜による上部側の電極（セルプレート）とを配置
   させて構成するキャパシタ部を備えた半導体記憶装置に
   おいて、前記第１のポリシリコン膜に対し、少なくとも
   １個以上の溝状凹部、穴状凹部または溝状貫通部、穴状
   貫通部を形成させると共に、これらの溝状凹部、穴状凹
   部または溝状貫通部、穴状貫通部の各内面部を含んで前
   記誘電体膜を、また、前記第２のポリシリコン膜をそれ
   ぞれに積層して形成させたことを特徴とする半導体記憶
   装置。
2. （２）薄い誘電体膜を挟み、第１のポリシリコン膜によ
   る下部側の電極（ストレージノード）と、第２のポリシ
   リコン膜による上部側の電極（セルプレート）とを配置
   させて構成するキャパシタ部を備えた半導体記憶装置に
   おいて、前記第１のポリシリコン膜を形成させた後、こ
   の第１のポリシリコン膜に対し、少なくとも１個以上の
   溝状凹部、穴状凹部を形成させるか、または前記第１の
   ポリシリコン膜の形成と同時に、少なくとも１個以上の
   溝状貫通部、穴状貫通部を形成させる工程と、前記溝状
   凹部、穴状凹部または溝状貫通部、穴状貫通部の各内面
   部を含んで前記第１のポリシリコン膜上に、前記薄い誘
   電体膜を形成させる工程と、前記誘電体膜上に、前記第
   ２のポリシリコン膜を形成する工程とを、少なくとも含
   むたことを特徴とする半導体記憶装置の製造方法。