JPH08330545A - Ｄｒａｍセル装置および該ｄｒａｍセル装置の製造方法 - Google Patents

Ｄｒａｍセル装置および該ｄｒａｍセル装置の製造方法

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JPH08330545A
JPH08330545A JP8119343A JP11934396A JPH08330545A JP H08330545 A JPH08330545 A JP H08330545A JP 8119343 A JP8119343 A JP 8119343A JP 11934396 A JP11934396 A JP 11934396A JP H08330545 A JPH08330545 A JP H08330545A
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Abstract

(57)【要約】 【課題】 メモリセルとして１トランジスタメモリを有
し１Ｇｂｉｔ世代に必要なパッキング密度で製造可能な
ＤＲＡＭセル装置を提供する。 【解決手段】 メモリセルごとに１つのバーティカル形
ＭＯＳトランジスタを有し、このトランジスタの第１の
ソース／ドレイン領域は埋め込まれたビット線５と接
し、ゲート電極１３は埋め込まれたワード線と接続さ
れ、第２のソース／ドレイン領域３は基板主表面１に接
している。主表面１上に、強誘電層または常誘電層のコ
ンデンサ誘電体１６とコンデンサ極板１７が配置されて
いる。これにより第２のソース／ドレイン領域３はさら
にメモリノードとしてもはたらく。このＤＲＡＭセル装
置は４Ｆ2 のメモリセル面積で製造できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭセル装置
および該ＤＲＡＭセル装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭセル装置つまりダイナミックな
ランダムアクセスを伴うメモリセル装置においては、ほ
とんどもっぱらいわゆる１トランジスタメモリセルが用
いられる。１トランジスタメモリセルは、読み出しトラ
ンジスタとメモリコンデンサを有している。メモリコン
デンサには電荷の形で情報が蓄積されており、これによ
って０か１の論理値が表される。ワード線を介した読み
出しトランジスタの制御により、ビット線を介してそれ
らの情報を読み出すことができる。
【０００３】メモリの世代ごとに記憶密度が高まってい
くことから、１トランジスタメモリセルの所要面積は世
代の移り変わりにつれて必然的に小さくなる。個々の技
術において製造可能な最小構造寸法Ｆによって構造サイ
ズの縮小に制約が加えられているので、これに伴って１
トランジスタメモリセルの変形も行われるようになる。
つまり１Ｍｂｉｔの世代までは、読み出しトランジスタ
もメモリコンデンサもプレーナ素子として実現されてい
た。そして４Ｍｂｉｔのメモリ世代からは、面積をいっ
そう縮小するために読み出しトランジスタとメモリコン
デンサの３次元構成をとらざるを得なかった。可能な構
成としては、メモリコンデンサをトレンチ（溝）で実現
することが挙げられる（たとえば K. Yamada 等による
A deep trenched capacitor technology for 4 Mbit DR
AMs Proc. Intern. Electronic Devices & Materials I
EDM 85, P. 702 参照）。
【０００４】さらに提案されているのは（たとえば Y.
Kawamoto 等による A 1.28 μｍ2Shielded Memory Cel
l Technology for 64Mbit DRAMs, Techn. Digest of VL
SISymposium, 1990, p.13 参照）、メモリコンデンサ
を積層コンデンサいわゆるスタックキャパシタとして構
成することである。この場合、ワード線の上に多結晶シ
リコンから成る構造体たとえばクラウン構造体またはシ
リンダ体が形成され、これが基板と接触接続される。こ
の多結晶シリコン構造体によりメモリノードが形成され
る。これにコンデンサ誘電体とコンデンサ極板が設けら
れる。この方式の有する利点は、ロジックプロセスとの
両立性が十分にあることである。
【０００５】１Ｇｂｉｔ世代のＤＲＡＭのメモリセルの
ための面積はわずか約０．２μｍ2にすぎない。その
際、メモリコンデンサは２０〜３０ｆＦの容量を有して
なければならない。このような容量は、１Ｇｂｉｔ世代
で利用できるようなセル面積の場合、積層コンデンサで
は多結晶シリコン構造体のかなり複雑な構造によってし
か実現できない。さらにこのように複雑な構造は、その
トポロジーゆえに製造するのがますます困難になってき
ている。
【０００６】また、面積あたりで達成可能な容量を、大
きい誘電率を有する誘電体を用いて高めることが提案さ
れている。大きい誘電率を有する誘電体としては、たと
えば常誘電体および強誘電体が適している（国際公開第
９３／１２５４２号参照）。
【０００７】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルとして１トランジスタメモリを有し１Ｇｂｉｔ世
代に必要なパッキング密度で製造可能なＤＲＡＭセル装
置を提供することにある。さらに本発明の課題は、この
種のＤＲＡＭセル装置のための製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段および利点】本発明によれ
ばこの課題は、それぞれ１つの読み出しトランジスタと
１つのメモリコンデンサを有するメモリセルが設けられ
ており、前記読み出しトランジスタは、半導体基板に集
積されたバーティカル形ＭＯＳトランジスタとして構成
されており、該ＭＯＳトランジスタの一方のソース／ド
レイン領域は前記半導体基板の主表面とそれぞれ接して
おり、該ＭＯＳトランジスタの他方のソース／ドレイン
領域は前記半導体基板に埋め込まれたビット線とそれぞ
れ接しており、該ＭＯＳトランジスタのゲート電極は、
前記半導体基板に埋め込まれていて前記ビット線と交差
するワード線と接続されており、前記メモリコンデンサ
はそれぞれ、メモリノードとして前記主表面と接するソ
ース／ドレイン領域の１つと、該領域の上に配置された
コンデンサ誘電体と、コンデンサ極板とにより構成され
ていることにより解決される。
【０００９】さらに上記の課題は、それぞれ１つの読み
出しトランジスタと１つのメモリコンデンサを備えたメ
モリセルを形成し、半導体基板中に埋め込まれたビット
線と埋め込まれたワード線を形成し、前記読み出しトラ
ンジスタをバーティカル形ＭＯＳトランジスタとして半
導体基板中に形成し、該ＭＯＳトランジスタの一方のソ
ース／ドレイン領域を半導体基板の主表面とそれぞれ接
しさせ、該ＭＯＳトランジスタの他方のソース／ドレイ
ン領域を埋め込まれたビット線とそれぞれ接しさせ、該
ＭＯＳトランジスタのゲート電極を埋め込まれた各ビッ
ト線の１つと接続し、メモリコンデンサを形成するた
め、主表面に接するソース／ドレイン領域の上方にコン
デンサ誘電体とコンデンサ極板を被着して、主表面に接
している前記のソース／ドレイン領域を同時にメモリノ
ードとしてもはたらかせることにより解決される。
【００１０】従属請求項には本発明の有利な実施形態が
示されている。
【００１１】本発明によるＤＲＡＭセル装置によれば、
読み出しトランジスタがバーティカル形ＭＯＳトランジ
スタとして構成されている１トランジスタメモリセルが
設けられている。この場合、バーティカル形ＭＯＳトラ
ンジスタのソース／ドレイン領域の一方は、ＤＲＡＭセ
ル装置の実現されている半導体基板の主表面に接してい
る。他方のソース／ドレイン領域は埋め込まれたビット
線に接している。主表面上において、そこに接している
ソース／ドレイン領域の表面にコンデンサ誘電体が配置
されており、さらにその上にセル極板が配置されてい
る。主表面に接しているソース／ドレイン領域は、コン
デンサ極板、コンデンサ誘電体ならびにソース／ドレイ
ン領域から成るメモリコンデンサのためのメモリノード
としても用いられる。
【００１２】ＭＯＳトランジスタのチャネル領域は半導
体基板中に配置されていて、ゲート誘電体とゲート電極
が設けられている。ゲート電極はワード線と接続されて
いる。ゲート電極とワード線は基板中に埋め込まれてお
り、絶縁構造体によってソース／ドレイン領域、ビット
線およびチャネル領域に対し絶縁されている。
【００１３】ＤＲＡＭセル装置は有利には、少なくとも
ＤＲＡＭセル装置の領域で単結晶シリコンを有する半導
体基板において実現される。これは全般的に単結晶シリ
コンから成るウェハであってもよいし、シリコンウェハ
上に絶縁膜を有しさらにその上に単結晶シリコン薄膜を
有するＳＯＩ基板であってもよい。
【００１４】コンデンサ誘電体は、１００〜１０００の
比誘電率εr を有する材料によって形成するとよい。
【００１５】本発明によるＤＲＡＭセル装置は平坦な表
面で製造でき、ないしはフラットなトポロジーの表面で
製造できるので、コンデンサ誘電体として強誘電層また
は常誘電層を用いることができる。強誘電層および常誘
電層は、５００〜１０００の範囲の大きい比誘電率εr
を有している。これらの層をスパッタリングにより析出
すれば、それらを平坦な表面上ないしはフラットなトポ
ロジーの表面上にのみ設けることができる。良好なエッ
ジ被覆を行うＣＶＤ法またはゾル・ゲル法によっても、
層の必要な厚さにより複雑な３次元構造を製造できな
い。コンデンサ誘電体として、チタン酸バリウム−スト
ロンチウム、チタン酸鉛−ジルコニウムまたはチタン酸
ストロンチウムを用いるとよい。さらにコンデンサ誘電
体としては、国際公開第９３／１２５４２号により公知
の材料が適している。高い比誘電率を有するこれらの誘
電体により、約０．２〜０．４μｍ2 の平面であっても
２０〜３０ｆＦの所要容量を達成できる。
【００１６】有利には半導体基板は、半導体材料から成
り行と列に配置された柱状体を有している。この場合、
それらの柱状体の少なくとも１つの側面に沿ってバーテ
ィカル形ＭＯＳトランジスタが形成され、その際、ゲー
ト誘電体とゲート電極は、半導体基板の主表面に対し平
行な個々の柱状体の側面を部分的にしか覆わないように
して形成される。バーティカル形ＭＯＳトランジスタが
各柱状体の互いに隣り合う２つの側面をそれぞれ部分的
に覆うようにすれば、バーティカル形ＭＯＳトランジス
タを殊に有利に製造できる。
【００１７】１つの実施形態によれば、ビット線は各柱
状体の互いに隣り合う行の間にそれぞれ延在している。
互いに隣り合う列と列の間にはワード線が延在してお
り、これらのワード線はそれぞれゲート電極と接続され
ている。ワード線とビット線との間には絶縁構造体が設
けられている。さらにワード線は、活性的なトランジス
タ領域に対し絶縁されている。
【００１８】柱状体を２つのエッチングステップで製造
するとよい。この場合、まずはじめに、実質的に平行に
延在する第１のトレンチがエッチングされる。そして次
のエッチングステップで、第１のトレンチと交差しやは
り実質的に平行に延在する第２のトレンチがエッチング
される。第１のトレンチと第２のトレンチを、各トレン
チの幅が互いに隣り合うトレンチ間の間隔と等しくなる
よう選定し、さらにこの幅を個々の技術で製造可能な最
小構造寸法Ｆに応じて選定すれば、メモリセルのための
面積は４Ｆ2 になる。つまり０．１８μｍの技術では、
各メモリセルは０．１３μｍ2 の面積を必要とする。
【００１９】次に、図面ならびに実施例に基づき本発明
を詳細に説明する。
【００２０】
【発明の実施の形態】基板２はたとえば単結晶シリコン
から成り、これは少なくともＤＲＡＭセル装置の領域に
おいてたとえば５×１０17ｃｍ-3のドーピング材料濃度
でｐ形にドーピングされており、この基板２の主表面１
には、面全体にわたってｎ+ 形にドーピングされた領域
３が生成される。 ｎ+ 形にドーピングされた領域３
は、たとえばイオン注入により形成される。そしてこの
領域は、たとえば１×１０20ｃｍ-3のドーピング材料濃
度を有する。 ｎ+ 形にドーピングされた領域の深さは
たとえば０．５μｍである。
【００２１】たとえばＳｉＯ2 から成るトレンチマスク
とフォトレジスト（図示せず）を用いることで、主表面
１に第１のトレンチ４がエッチングされる。第１のトレ
ンチ４は実質的に平行に延在している。これらのトレン
チはたとえば０．８μｍの深さを有する。第１のトレン
チ４の幅はたとえばＦ＝１８０ｎｍであり、隣り合うト
レンチ４間の間隔はたとえばＦ＝１８０ｎｍである。第
１のトレンチ４は主表面１に対し平行にセルフィールド
全体にわたって延在しており、たとえば１００μｍの長
さを有する。第１のトレンチ４の深さは、これらのトレ
ンチ４がｎ+ 形にドーピングされた領域３を通り抜けて
しまう程度の深さでなければならない（図１参照）。
【００２２】イオン注入により、第１のトレンチ４の底
部にｎ+ 形にドーピングされたビット線５が形成され
る。これらのビット線５は、たとえば少なくとも１０20
ｃｍ-3以上のドーピング材料濃度を有し、さらにたとえ
ば０．２μｍの深さを有する。
【００２３】次に第１のトレンチ４は、たとえばＳｉＯ
2 から成る第１の絶縁構造体６により充填される。第１
の絶縁構造体６は、たとえばＳｉＯ2 層の一様な析出と
それに続く平坦化により形成される。
【００２４】次に第２のトレンチマスクを用いること
で、第１のトレンチ４と実質的に直角に交差する第２の
トレンチ７がエッチングされる。第２のトレンチ７は第
１のトレンチ４と同じ深さでエッチングされる。その際
に重要であるのは、第２のトレンチ７内でビット線の表
面が露出されることである。次に、第２のトレンチ７が
第２の絶縁構造体８により充填される。第２の絶縁構造
体８は、ｎ+ 形にドーピングされた領域３のレベルまで
ほぼ達している。第２の絶縁構造体８はたとえばＳｉＯ
2 により、ＳｉＯ2 層の一様な析出とそれに続くエッチ
バックにより形成される（図２参照、これは隣り合う２
つのビット線５の間において図１で示した縦断面に対し
垂直かつビット線５に対し平行な縦断面図である）。
【００２５】それぞれ２つの隣り合う第１のトレンチ４
ならびに第２のトレンチ７の対によってシリコンから成
る１つの柱状体が規定され、これは主表面１の領域にお
いてｎ+ 形にドーピングされた領域３とその下のｐ形に
ドーピングされている基板材料２を有している。
【００２６】さらに、たとえばＳｉＯ2 から成るマスク
９が形成され、このマスクはマスク開口部１０を有して
いる。マスク開口部１０は主表面１に対し平行にほぼ正
方形の横断面を有しており、網目状に配置されている。
そしてこれらのマスク開口部１０によって、バーティカ
ル形ＭＯＳトランジスタの配置が規定される。マスク開
口部１０は、それらが各柱状体のうちの１つの柱状体に
おける１つの角とそれぞれ重なり合うように配置されて
いる。マスク開口部１０の正方形の横断面は、第１のト
レンチ４および第２のトレンチ７の幅と等しい辺の長さ
を有している。マスク開口部１０の中心は、隣接する第
１のトレンチ４および第２のトレンチ７の中心に対しそ
れぞれ半分の辺の長さだけずらされて配置されている。
トレンチ４，７の幅および間隔はそれぞれ製造可能な最
小構造寸法Ｆであり、マスク開口部１０の辺の長さはや
はり製造可能な最小構造寸法Ｆである。マスク開口部１
０の中心は、トレンチ４，７の中心に対しそれぞれ１／
２Ｆだけずらされている。この場合、調整精度は製造可
能な最小構造寸法よりも微細であることが利用される。
１Ｇｂｉｔ技術の場合、製造可能な最小構造寸法Ｆは１
８０ｎｍであり、調整は約１／３Ｆの精度で行える。
【００２７】たとえば反応性イオンエッチングを用いて
ＳｉＯ2 により選択的にシリコンを腐食する異方性エッ
チングプロセスにおいて孔１１がエッチングされ、これ
らの孔は主表面１からビット線５のレベルまで達してい
る（図３および図４参照）。これらの孔１１はフック状
の横断面を有しており、その際、このようなフック形状
は３つの小さい正方形から成る。欠けている４番目の小
さい正方形は、異方性エッチングプロセスでは腐食され
ないシリコンから成る柱状体により生じる。この柱状体
の側面は孔１１内で露出される。
【００２８】マスク９を取り除いた後、ゲート酸化物１
２を形成するためにたとえば８００゜Ｃ付近で熱酸化が
行われる。これによって、露出しているすべてのシリコ
ン表面にＳｉＯ2 が生じる。次に、ゲート電極１３とワ
ード線１４がドーピングされた多結晶シリコンにより形
成される。この目的で、たとえば本来の場所でドーピン
グされた析出により多結晶シリコン層が生成され、この
層は、孔１１と第２のトレンチ７が第２の絶縁構造体８
の上部で幅方向に充填される程度の厚さである。次に、
ドーピングされたシリコン層がたとえば反応性イオンエ
ッチングにより、ワード線１４の高さが主表面１よりも
下になるまでエッチバックされる。ワード線１４の寸法
はエッチング時間により調整される。ワード線１４の構
造化はセルフアライメントで行われる。
【００２９】別のＳｉＯ2 層の析出およびエッチバック
により、ワード線の上方に第３の絶縁構造体１５が形成
される。第３の絶縁構造体１５の高さは主表面１よりも
低く、その結果、柱状体においてｎ+ 形にドーピングさ
れた領域３の側面にそれぞれ段差が生じる（図５および
図６参照）。これらの段差の大きさはたとえば０．２〜
０．５μｍである。
【００３０】次に、コンデンサ誘電体１６が被着され
る。コンデンサ誘電体はたとえば５０ｎｍの厚さを有す
る。このためにたとえば、５００〜１０００の範囲の比
誘電率εr を有する連続的な強誘電層または常誘電層
が、スパッタリング、ＣＶＤ析出により、あるいはゾル
・ゲル法で付着される。この場合、コンデンサ誘電体
は、チタン酸バリウム−ストロンチウム、チタン酸スト
ロンチウムまたはチタン酸鉛−ジルコニウムの材料のう
ち少なくとも１つの材料を含んでいるとよい。コンデン
サ誘電体１６は、第３の絶縁構造体１５のエッチバック
に際して露出されたシリコン表面上のｎ+ 形にドーピン
グされた領域３のところに配置されている。コンデンサ
誘電体１６の材料とシリコンとの間における反応、また
はコンデンサ誘電体１６の材料のシリコンへの拡散、あ
るいはコンデンサ誘電体１６の材料によるシリコンのそ
のほかの損傷を危惧しなければならないのであれば、少
なくともｎ+ 形にドーピングされた領域３の露出してい
る表面が中間層により覆われ、たとえばＴｉＮ，ＲｕＯ
2 ，Ｐｔ，Ｗから成る中間層により覆われる。
【００３１】コンデンサ誘電体１６の材料が、メモリコ
ンデンサにとって甘受できないほどの規模でリーク電流
を有するならば、コンデンサ誘電体１６が構造化され
る。この場合、コンデンサ誘電体１６は第３の絶縁構造
体１５ないし第１の絶縁構造体６の上方でそのつど途切
れるように構成される。
【００３２】コンデンサ誘電体１６上には、たとえばＰ
ｏｌｙＳｉ，ＴｉＮ，Ｐｔ，Ｗ，ＲｕＯ2 から成る連続
するコンデンサ極板１７が被着される。コンデンサ極板
１７により、少なくとも第１および第２のトレンチの領
域が覆われる。
【００３３】図７には、基板２の平面概略図が第１のト
レンチ４および第２のトレンチ７とともに示されてい
る。さらに図７には、マスク開口部１０の位置が破線で
描かれたブロックとして示されている。また、明瞭に理
解できるようにする目的で、参照符号Ｉ，ＩＩ，ＩＩ
Ｉ，ＩＶ，Ｖ，ＶＩの付された破線により、図１，２，
３，４，５，６で示した断面図のカットラインが示され
ている。
【００３４】第１のトレンチ４はそれぞれ平行に延在し
ており等しい幅および等しい間隔たとえば最小構造寸法
Ｆ＝１８０ｎｍを有し、第２のトレンチ７もやはりそれ
ぞれ等しい幅および間隔たとえば最小構造寸法Ｆ＝１８
０ｎｍを有しており、１つのメモリセルあたりの所要ス
ペースは（２×トレンチ幅）2 でありたとえば４Ｆ2＝
０．１３μｍ2 である。
【００３５】場合によっては行うことのできるコンデン
サ誘電体の構造化は別として、本発明によるＤＲＡＭセ
ル装置を製造するためには、調整可能な３つのマスクが
必要である。この場合、第１のトレンチ４と第２のトレ
ンチ７のエッチングに用いられる両方のマスクは、調整
に関して問題はない。孔１１をエッチングするマスク９
だけは精確に調整する必要がある。
【００３６】十分に高い比誘電率εr を有するコンデン
サ誘電体１６用の材料を用いれば、第３の絶縁構造体１
５をその高さが主表面１で終端するように構成できる。
本発明によるＤＲＡＭセル装置の場合、ｎ+ 形にドーピ
ングされた領域３、ビット線５ならびにその間に位置す
る基板２は、ゲート酸化物１２およびゲート電極１３と
ともにそれぞれ１つのバーティカル形ＭＯＳトランジス
タを成している。ｎ+形にドーピングされた領域３、コ
ンデンサ誘電体１６ならびにコンデンサ極板１７はメモ
リコンデンサを成している。ｎ+ 形にドーピングされた
領域３は同時に、バーティカル形ＭＯＳトランジスタに
おけるソース／ドレイン領域として、およびメモリコン
デンサのメモリノードとして用いられる。これにより所
要スペースに関して利点が得られる。しかも、バーティ
カル形ＭＯＳトランジスタにおけるソース／ドレイン領
域およびメモリコンデンサのメモリノードは製造手法
上、互いに電気的に接続されているので、従来技術では
積層コンデンサにおいて多結晶シリコン構造体を基板と
接続するのに必要とされたクリティカルなコンタクトホ
ールのエッチングが省略される。
【図面の簡単な説明】
【図１】第１のトレンチとビット線を形成した後の基板
の縦断面図である。
【図２】第２のトレンチを形成した後の基板をビット線
の延在方向に対し平行に示す縦断面図である。
【図３】バーティカル形ＭＯＳトランジスタのための開
口部をエッチングした後の基板を隣り合うビット線の間
においてビット線に対し平行に示す縦断面図である。
【図４】バーティカル形ＭＯＳトランジスタを形成する
ための孔をあけた後の基板をビット線に対し垂直に示す
縦断面図である。
【図５】ゲート酸化物、ゲート電極、コンデンサ誘電体
およびコンデンサ極板を形成した後の基板をビット線に
対し垂直に示す縦断面図である。
【図６】ゲート酸化物、ゲート電極、ワード線、コンデ
ンサ誘電体およびコンデンサ極板を形成した後の基板を
ワード線に対し平行かつビット線に対し垂直に示す縦断
面図である。
【図７】第１のトレンチ、第２のトレンチ、ならびにバ
ーティカル形ＭＯＳトランジスタ用の孔を形成するため
のマスク開口部とともに示した基板の平面図である。
【符号の説明】
１ 主表面 ２ 基板 ３ ｎ+ 形にドーピングされた領域 ４ 第１のトレンチ ５ ビット線 ６ 第１の絶縁構造体 ７ 第２のトレンチ ８ 第２の絶縁構造体 ９ マスク １０ マスク開口部 １１ 孔 １２ ゲート酸化物 １３ ゲート電極 １４ ワード線 １５ 第３の絶縁構造体 １６ コンデンサ誘電体 １７ コンデンサ極板
フロントページの続き (72)発明者 ヴォルフガング レスナー ドイツ連邦共和国 ミュンヘン ハインツ ェルメンヒェンシュトラーセ ２ (72)発明者 ヴォルフガング クラウトシュナイダー ドイツ連邦共和国 ホーエンタン アム オーバーフェルト 50

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭセル装置において、 それぞれ１つの読み出しトランジスタと１つのメモリコ
    ンデンサを有するメモリセルが設けられており、 前記読み出しトランジスタは、半導体基板（２）に集積
    されたバーティカル形ＭＯＳトランジスタとして構成さ
    れており、 該ＭＯＳトランジスタの一方のソース／ドレイン領域
    （３）は前記半導体基板（２）の主表面（１）とそれぞ
    れ接しており、該ＭＯＳトランジスタの他方のソース／
    ドレイン領域（５）は前記半導体基板（２）に埋め込ま
    れたビット線（５）とそれぞれ接しており、該ＭＯＳト
    ランジスタのゲート電極（１３）は、前記半導体基板
    （２）に埋め込まれていて前記ビット線（５）と交差す
    るワード線（１４）と接続されており、 前記メモリコンデンサはそれぞれ、メモリノードとして
    前記主表面（１）と接するソース／ドレイン領域（３）
    の１つと、該領域の上に配置されたコンデンサ誘電体
    （１６）と、コンデンサ極板（１７）とにより構成され
    ていることを特徴とする、 ＤＲＡＭセル装置。
  2. 【請求項２】 前記半導体基板（２）は少なくともＤＲ
    ＡＭセル装置の領域で第１の導電形にドーピングされて
    おり、 前記半導体基板（２）は行方向および列方向で配置され
    た柱状体を有しており、該柱状体は前記半導体基板
    （２）の主表面（１）と接しており、 各柱状体は、第１の導電形とは逆の導電形である第２の
    導電形にドーピングされた領域（３）と、第１の導電形
    にドーピングされた領域（２）を有しており、第２の導
    電形にドーピングされた領域（３）は、それぞれ主表面
    （１）に接しており該主表面（１）のところで個々の柱
    状体の側面と接しており、第１の導電形にドーピングさ
    れた領域（２）は、第２の導電形にドーピングされた領
    域（３）の下に配置されて前記柱状体の側面に接し、前
    記半導体基板（２）の第１の導電形にドーピングされた
    領域と接続されており、 埋め込まれた各ビット線（５）は、互いに実質的に平行
    に延在しそれぞれ隣り合う各柱状体の行の間に配置され
    ており、 埋め込まれた各ワード線（１４）は、互いに実質的に平
    行に延在して前記ビット線（５）と交差し、それぞれ隣
    り合う各柱状体の列の間に配置されており、 それぞれ各柱状体の少なくとも１つの側面に沿ってゲー
    ト酸化物（１２）とゲート電極（１３）が設けられてお
    り、これらにより個々の側面が部分的に覆われて、主表
    面に対し垂直なＭＯＳトランジスタが形成され、 前記ゲート電極（１３）は、各列の１つに沿って配置さ
    れた各柱状体においてそれぞれ各ワード線（１４）の１
    つと電気的に接続されており、 各柱状体の上にコンデンサ誘電体（１６）が配置されて
    おり、 該コンデンサ誘電体（１６）の上に連続するコンデンサ
    極板（１７）が配置されており、 第２の導電形にドーピングされた領域（３）は、各柱状
    体においてそれぞれ同時にメモリノードとして、および
    各バーティカル形ＭＯＳトランジスタの１つにおけるソ
    ース／ドレイン領域としてはたらき、 絶縁構造体が設けられており、該絶縁構造体によりワー
    ド線（１４）およびゲート電極（１３）が、ビット線
    （５）、シリコン柱状体（２，３）およびコンデンサ極
    板（１７）に対し絶縁されている、 請求項１記載のＤＲＡＭセル装置。
  3. 【請求項３】 前記コンデンサ誘導体（１６）は１００
    〜１０００の比誘電率εr を有する材料により形成され
    ている、請求項１または２記載のＤＲＡＭセル装置。
  4. 【請求項４】 前記コンデンサ誘電体（１６）は面前体
    にわたる層として構成されている、請求項１〜３のいず
    れか１項記載のＲＤＡＭセル装置。
  5. 【請求項５】 絶縁構造体（６，１５）は隣り合う各シ
    リコン柱状体の間の領域を部分的にのみ充填しており、
    主表面（１）の領域において各シリコン柱状体の側面は
    部分的にコンデンサ誘電体（１６）により覆われてい
    る、請求項１〜４のいずれか１項記載のＤＲＡＭセル装
    置。
  6. 【請求項６】 前記ビット線（５）およびワード線（１
    ４）の幅と、隣り合う各ビット線（５）の間および隣り
    合う各ワード線（１４）の間の間隔はそれぞれほぼ等し
    く、 バーティカル形ＭＯＳトランジスタのゲート酸化物（１
    ２）により１つの柱状体の互いに接する２つの側面がそ
    れぞれ部分的に覆われている、 請求項１〜５のいずれか１項記載のＤＲＡＭセル装置。
  7. 【請求項７】 前記半導体基板（２）は少なくともＤＲ
    ＡＭセル装置の領域で単結晶シリコンを有しており、 前記絶縁構造体はＳｉＯ2 を有しており、 前記ビット線（５）は半導体基板（２）中にドーピング
    された領域として形成されており、 前記のゲート電極（１３）とワード線（１４）はドーピ
    ングされた多結晶シリコンを有する、 請求項１〜６のいずれか１項記載のＤＲＡＭセル装置。
  8. 【請求項８】 ＤＲＡＭセル装置の製造方法において、 それぞれ１つの読み出しトランジスタと１つのメモリコ
    ンデンサを備えたメモリセルを形成し、 半導体基板（２）中に埋め込まれたビット線（５）と埋
    め込まれたワード線（１４）を形成し、 前記読み出しトランジスタをバーティカル形ＭＯＳトラ
    ンジスタとして半導体基板中に形成し、該ＭＯＳトラン
    ジスタの一方のソース／ドレイン領域（３）を半導体基
    板（２）の主表面とそれぞれ接しさせ、該ＭＯＳトラン
    ジスタの他方のソース／ドレイン領域（５）を埋め込ま
    れたビット線（５）とそれぞれ接しさせ、該ＭＯＳトラ
    ンジスタのゲート電極（１３）を埋め込まれた各ビット
    線（１４）の１つと接続し、 メモリコンデンサを形成するため、主表面（１）に接す
    るソース／ドレイン領域（３）の上方にコンデンサ誘電
    体（１６）とコンデンサ極板（１７）を被着して、主表
    面（１）に接している前記のソース／ドレイン領域
    （３）を同時にメモリノードとしてもはたらかせること
    を特徴とする、 ＤＲＡＭ装置の製造方法。
  9. 【請求項９】 前記コンデンサ誘電体（１６）を１００
    〜１０００の比誘電率εr を有する材料により形成す
    る、請求項８記載の方法。
  10. 【請求項１０】 前記コンデンサ誘電体（１６）を連続
    する層として形成する、請求項８または９記載の方法。
  11. 【請求項１１】 少なくともＤＲＡＭセル装置のための
    領域で第１の導電形にドーピングされている半導体基板
    （２）に、第１の導電形とは逆の導電形である第２の導
    電形にドーピングされた領域（３）を生成し、該領域を
    前記半導体基板（２）の主表面（１）と接しさせ、 前記半導体基板（２）中に実質的に平行に延在する第１
    のトレンチ（４）を生成し、 該第１のトレンチ（４）の底部にビット線（５）を生成
    し、 該第１のトレンチ（４）を第１の絶縁構造体（６）で充
    填し、 該第１のトレンチ（４）と交差し少なくとも前記ビット
    線（５）の表面まで達する第２のトレンチ（７）を生成
    して、半導体材料から成り２つの隣り合う第１のトレン
    チ（４）と２つの隣り合う第２のトレンチ（７）との間
    にそれぞれ配置された柱状体が生じ、 前記第２のトレンチ（７）を第２の絶縁構造体（８）で
    充填し、該絶縁構造体の高さは前記第２のトレンチ
    （７）の深さよりも小さく、 異方性のエッチングを行い、第１の絶縁構造体（６）と
    第２の絶縁構造体（８）により各柱状体に対し選択的に
    半導体材料を腐食させ、孔（１１）をエッチングし、該
    孔（１１）は主表面（１）からビット線（５）のレベル
    まで達し、該孔（１１）において第２のトレンチ（７）
    の１つに接する各柱状体のそれぞれ少なくとも１つの側
    面を部分的に露出させ、 各柱状体の露出された側面にゲート酸化物（１２）を生
    成し、 前記孔（１１）内にゲート電極（１３）を生成し、該ゲ
    ート電極により前記孔（１１）をそれぞれ充填し、 第２のトレンチ（７）内にワード線（１４）を生成し、
    該ワード線（１４）は個々の第２のトレンチ（７）に沿
    って配置されたゲート電極（１３）と電気的に接続され
    ており、 前記第２のトレンチ（７）内に第３の絶縁構造体（１
    ５）を生成し、 主表面（１）の領域で各柱状体の少なくとも表面を覆う
    コンデンサ誘電体（１６）を生成し、 少なくとも各柱状体を覆うコンデンサ極板（１７）を生
    成する、 請求項８〜１０のいずれか１項記載の方法。
  12. 【請求項１２】 第１の絶縁構造体（６）と第３の絶縁
    構造体（１５）を、それらのレベルが各柱状体で終端す
    るように形成し、 エッチングプロセスにおいて各柱状体に対し選択的に、
    第１の絶縁構造体（６）と第３の絶縁構造体（１５）を
    エッチバックし、各柱状体の側面に段差が生じ、該段差
    を前記コンデンサ誘電体（１６）で覆う、 請求項１記載の方法。
  13. 【請求項１３】 第１のトレンチ（４）と第２のトレン
    チ（７）を実質的に等しい幅で形成し、隣り合う各トレ
    ンチ（４，７）の間隔はトレンチの幅と実質的に等し
    く、 実質的に正方形のマスク開口部（１０）を有するマスク
    （９）を用いることで孔（１１）をエッチングし、前記
    の正方形のマスク開口部（１０）の側長は前記トレンチ
    （４，７）の幅と実質的に等しく、 前記の正方形のマスク開口部（１０）における中心点
    を、第１のトレンチ（４）ならびに第２のトレンチ
    （７）の中心に対し各トレンチ（４，７）の幅よりも小
    さくずらして配置する、 請求項１１または１２記載の方法。
  14. 【請求項１４】 半導体基板（２）として、少なくとも
    ＤＲＡＭセル装置の領域で単結晶シリコンを有する基板
    を用い、 前記絶縁構造体（６，８，１５）をＳｉＯ 2 により形成
    し、 ビット線および第２の導電形にドーピングされた領域
    （３）を注入により形成し、 ワード線（１４）およびゲート電極（１３）をドーピン
    グされた多結晶シリコンにより形成する、 請求項１１〜１３のいずれか１項記載の方法。
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