KR100291414B1 - 반도체장치의캐패시터및그제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 있어서 고집적 소자의 캐패시터 구조에 적합하도록 캐패시터의 유효면적을 최대한으로 활용할 수 있는 요철형태의 원통형 캐패시터를 형성하므로서 캐패시터의 면적을 확장하여 캐패시턴스의 증가를 도모하는 요철 원통형 캐패시터 및 그 제조방법에 관한 것이다. 본 발명은 제 1 도전형 기판 상에 제 2 도전형의 불순물영역이 형성되고 불순물영역을 노출시키는 접촉구를 갖는 절연막이 형성된 제 1 도전형 반도체기판과, 접촉구의 내부 표면을 포함하며 연장되어 절연막의 표면 일부 까지 형성되고 연장된 부위의 평면모습이 요철형태를 갖는 제 1 도전층과, 제 1 도전층의 끝부분과 연결되고 제 1 도전층의 요철형태에 대응하며 제 1 도전층 위에 형성된 요철형 원통형태의 제 2 도전층과, 제 1 및 제 2 도전층의 표면에 형성된 유전막과 유전막을 덮도록 형성된 제 3 도전층으로 이루어진다.
Description
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 캐패시터의 하부전극인 스토리지 전극이 실린더형인 경우 그 평면 모양을 요철 형태로 형성하여 캐패시터의 유효면적을 확대하여 캐패시턴스의 증가를 도모하므로서 고집적 소자의 캐패시터 구조에 적합하도록한 반도체장치의 요철원통형 캐패시터 및 그 제조방법에 관한 것이다.
패시터 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
상기 3차원 구조를 갖는 커패시터 중 적층 구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 커패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.
종래 기술에 따른 반도체장치의 캐패시터는 그 스토리지전극의 상부구조가 타원형 원통으로 형성한 경우 원통자체의 면적 뿐만 아니라 단위 셀간의 단락을 위해서는 각각의 캐패시터의 원통 사이에도 일정한 간격이 필요하다. 이때, 각가의 원통간의 접촉형태가 원(circle) 형태로 맡나기때문에 그 최소한의 공간을 확보하기 위하여 캐패시터로 활용되는 유효면적이 줄어들게 된다.
소자격리를 위한 필드산화막과 트랜지스터 형성을 위한 게이트 및 소스/드레인이 형성된 반도체기판에 캐패시터를 형성하는 종래의 기술은 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 1a를 참조하면, P형의 반도체기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(100)을 형성한다. 그리고, 반도체기판 상에 층간절연막으로 절연막(1)을 형성하고 그 위에 마스크층(2)인 질화막(2)을 형성한다. 이 절연막(1)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 질화막을 하드마스크로 이용하여 제거하여 불순물영역(100)을 노출시키는 접촉구를 형성한다. 접촉구를 포함하는 질화막(2) 상에 불순물이 도핑된 제 1 다결정실리콘층(3)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.
도 1b를 참조하면, 제 1 다결정실리콘층(3) 상에 BPSG(Boro Phospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등의 제 1 절연물질층(4)을 두껍게 증착한다. 이러한 증착 두께는 형성될 캐패시터의 원통형 부분의 높이를 조절할 수 있다.
도 1c를 참조하면, 콘택홀 부위를 포함하는 제 1 다결정실리콘층(3)의 상부에 제 1 절연물질층(4)이 남도록 포토리쏘그래피 방법으로 제 1 절연물질층(4)을 패터닝한다. 이때 제 1 절연물질층을 패터닝하기 위한 마스킹공정에서 마스크의 형태는 그 평면 모양이 타원형을 갖는다. 따라서 패터닝된 제 1 절연물질층의 입체적인 형태는 타원형 원통 모양을 갖는다.
도 1d를 참조하면, 패터닝된 잔류한 제 1 절연물질층(4)과 제 1 다결정실리콘층(3) 상에 불순물이 도핑된 제 2 다결정실리콘층(5)을 CVD 방법으로 증착한다. 이때 제 2 다결정실리콘층(5)은 스토리지전극인 캐패시터 하부전극의 필라(pillar) 부위를 형성하기 위하여 증착한다.
도 1e를 참조하면, 불순물이 도핑된 제 2 다결정실리콘층(5)을 질화막(2) 및 잔류한 절연물질층(4)의 표면이 노출되도록 에치백하여 잔류한 제 1 다결정실리콘층(3) 및 절연물질층(4)의 측면에 측벽 형태의 잔류한 제 2 다결정실리콘층(5)을 형성한다. 상기에서 제 1 및 제 2 다결정실리콘층(3,5)은 접촉되어 전기적으로 연결되어 스토리지전극이 된다. 그러므로, 스토리지전극의 표면적이 증가되어 축전용량이 증가된다. 이때 스토리지전극은 다결정실리콘 외에도 금속이나 그 밖의 도전성 물질로 형성할 수 있다.
도 1f 를 참조하면, 잔류한 절연물질층(4)을 제거하여 하부 스토리지 전극(3, 5)의 표면을 노출시킨다.
이후 도시되지는 아니하였으나, 스토리지전극의 표면에 유전막을 형성하고, 이 유전막 상에 불순물이 도핑된 제 3 다결정실리콘층을 증착하여 플레이트전극을 형성한다.
도 2 는 종래 기술에 따라 제조된 타원 원통형 캐패시터의 평면도이다.
도 2를 참조하면, 형성된 캐패시터의 스토리지 전극(5)은 도시된 바와 같이 활성영역(100) 상에 위치하고 있으며, 이때 스토리지전극의 평면 모습은 타원형태로 존재한다. 따라서 스토리지전극들의 배열은 타원이 서로 마주보는 형태를 갖는다. 이는 고집적 소자에서 캐패시터가 공간적으로 차지하는 면적이 효율적이지 못하다.
상술한 종래의 반도체장치의 캐패시터 및 그 제조방법은 그 완성된 캐패시터의 스토리지 전극이 타원 형태이므로 원통자체의 유효면적이 본 발명의 요철형태의 스토리지 전극보다 작다. 소자의 단위 셀간에는 원통간에 최소한의 간격이 요구되며 원통간의 접촉형태가 타원 대 타원 형태로 만나기 때문에 캐패시터로 활용되는 유효면적이 줄어들게 되어 충분한 캐패시터 면적을 얻을 수 없다. 또한 전술한 이유들 때문에 스토리지전극의 원통형 구조의 높이를 높게 형성하여야 하므로 이로 인한 단차가 커지게 되어 이후 공정에서 곤란함을 유발하는 문제점이 있다.
따라서, 본 발명의 목적은 반도체장치의 캐패시터 및 그 제조방법에 있어서 고집적 소자의 캐패시터 구조에 적합하도록 캐패시터의 유효면적을 최대한으로 활용할 수 있는 요철형태의 원통형 캐패시터를 형성하므로서 캐패시터의 면적을 확장하여 캐패시턴스의 증가를 도모하는 요철 원통형 캐패시터 및 그 제조방법을 제공하는데 있다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터는 제 1 도전형 기판 상에 제 2 도전형의 불순물영역이 형성되고 불순물영역을 노출시키는 접촉구를 갖는 절연막이 형성된 제 1 도전형 반도체기판과, 접촉구의 내부 표면을 포함하며 연장되어 절연막의 표면 일부 까지 형성되고 연장된 부위의 평면모습이 요철형태를 갖는 제 1 도전층과, 제 1 도전층의 끝부분과 연결되고 제 1 도전층의 요철형태에 대응하며 제 1 도전층 위에 형성된 요철형 원통형태의 제 2 도전층과, 제 1 및 제 2 도전층의 표면에 형성된 유전막과 유전막을 덮도록 형성된 제 3 도전층으로 이루어진다.
또한, 상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 제 1 도전형의 기판 상에 제 2 도전형의 불순물영역을 형성하고 기판 상에 불순물영역을 노출시키는 접촉구를 갖는 절연막을 형성하는 단계와, 절연막과 접촉구의 표면에 제 1 도전층을 형성하는 단계와, 접촉구를 매립하고 접촉구에서 연장된 요철형 패턴을 형성하는 단계와, 패턴의 측면에 제 1 도전층과 연결된 도전성 측벽을 형성하는 단게와, 패턴과 측벽으로 보호되지 아니하는 부위의 제 1 도전층을 제거하는 단계와, 패턴을 제거하는 단계와, 노출된 제 1 도전층 및 측벽의 표면에 유전막을 형성하는 단계와, 유전막 위에 플레이트전극을 형성하는 단계로 이루어진다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도
도 2 는 종래 기술에 따라 제조된 타원 원통형 캐패시터의 평면도
도 3a 내지 도 3f는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
도 4 는 본 발명에 따라 제조된 요철형태의 스토리지 전극을 갖는 요철 원통형 캐패시터의 평면도
본 발명은 반도체장치에서 고집적 소자의 캐패시터 구조에 적합하도록 캐패시터의 유효면적을 최대한으로 활용할 수 있는 요철형태의 원통형 캐패시터를 형성하므로서 캐패시터의 면적을 확장하여 캐패시턴스의 증가를 도모하는 요철 원통형 캐패시터 및 그 제조방법에 관한 것이다.
소자격리를 위한 필드산화막과 트랜지스터 형성을 위한 게이트 및 소스/드레인이 형성된 반도체기판에 캐패시터를 형성하는 본 발명은 다음과 같다.
도 3a 내지 도 3f는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이고, 도 4 는 본 발명에 따라 제조된 요철형태의 스토리지 전극을 갖는 요철 원통형 캐패시터의 평면도이다.
도 3a를 참조하면, P형의 반도체기판(30) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(300)을 형성한다. 그리고, 반도체기판 상에 층간절연막으로 절연막(31)을 형성하고 그 위에 마스크층(32)인 질화막(32)을 형성한다. 이 절연막(31)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 질화막을 하드마스크로 이용하여 제거하여 불순물영역(300)을 노출시키는 접촉구를 형성한다. 접촉구를 포함하는 질화막(32) 상에 불순물이 도핑된 제 1 다결정실리콘층(33)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.
도 3b를 참조하면, 제 1 다결정실리콘층(33) 상에 BPSG(Boro Phospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등의 제 1 절연물질층(34)을 두껍게 증착한다. 이러한 증착 두께는 형성될 캐패시터의 원통형 부분의 높이를 조절할 수 있다.
도 3c를 참조하면, 콘택홀 부위를 포함하는 제 1 다결정실리콘층(33)의 상부에 제 1 절연물질층(34)이 남도록 포토리쏘그래피 방법으로 제 1 절연물질층(34)을 패터닝한다. 이때 제 1 절연물질층을 패터닝하기 위한 마스킹공정에서 마스크의 형태는 그 평면 모양이 도 4 에서 도시된 바와 같이 요철형태를 가지며 이웃한 마스크 패턴과는 서로의 요철 부위가 정합을 이루는 형태를 갖는다. 따라서 패터닝된 제 1 절연물질층의 입체적인 형태는 소정부분이 요철 형태를 갖는 원통 모양을 갖는다.
도 3d를 참조하면, 패터닝된 잔류한 제 1 절연물질층(34)과 제 1 다결정실리콘층(33) 상에 불순물이 도핑된 제 2 다결정실리콘층(35)을 CVD 방법으로 증착한다. 이때 제 2 다결정실리콘층(35)은 스토리지전극인 캐패시터 하부전극의 필라(pillar) 부위를 형성하기 위하여 증착한다.
도 3e를 참조하면, 불순물이 도핑된 제 2 다결정실리콘층(35)을 질화막(32) 및 잔류한 절연물질층(34)의 표면이 노출되도록 에치백하여 잔류한 제 1 다결정실리콘층(33) 및 절연물질층(34)의 측면에 측벽 형태의 잔류한 제 2 다결정실리콘층(35)을 형성한다. 상기에서 제 1 및 제 2 다결정실리콘층(33,35)은 접촉되어 전기적으로 연결되어 스토리지전극이 된다. 그러므로, 스토리지전극의 표면적이 증가되어 축전용량이 증가된다. 이때 스토리지전극은 다결정실리콘 외에도 금속이나 그 밖의 도전성 물질로 형성할 수 있다.
도 3f 를 참조하면, 잔류한 절연물질층(34)을 제거하여 하부 스토리지 전극(33, 35)의 표면을 노출시킨다.
이후 도시되지는 아니하였으나, 스토리지전극의 표면에 유전막을 형성하고, 이 유전막 상에 불순물이 도핑된 제 3 다결정실리콘층을 증착하여 플레이트전극을 형성한다. 이때 유전막은 NO(silicon nitride + silicon oxide)막 또는 Ta2O5, PZT, PLZT 또는 BST막 중 하나로 형성한다.
도 4 는 본 발명에 따라 제조된 요철형태의 스토리지 전극을 갖는 요철 원통형 캐패시터의 평면도이다.
도 4를 참조하면, 형성된 캐패시터의 스토리지 전극(35)은 도시된 바와 같이 활성영역(300) 상에 위치하고 있으며, 이때 스토리지전극의 평면 모습은 소정부위가 돌출된 형태를 이루고 있으며 이들은 아웃간에 있어서 돌출된 부위와 그러하지 아니한 부위가 서로 정합을 이루는 형태로 이격도어 있다.
따라서 스토리지전극들의 배열은 요철 형태가 서로 마주보며 정합을 이루는 모습을 갖는다. 이는 고집적 소자에서 캐패시터가 공간적으로 차지하는 면적을 최대한 이용하는 형태이다.
따라서, 본 발명은 캐패시터의 유효면적을 최대한으로 활용할 수 있는 요철 형태의 원통형 캐패시터를 형성하므로서 동일한 면적에서 원통의 높이를 종래와 동일하게 형성할 경우 캐패시터의 면적이 확장되어 1.2배 이상의 캐패시턴스 증가 효과를 갖는다. 또한 종래 캐패시터와 동일한 캐패시턴스를 갖는 경우에는 캐패시터의 원통구조의 높이가 낮아져서 단차를 감소시켜 이후 공정을 원활히 수행하게 하는 장점이 있다.
Claims (9)
- 제 1 도전형 기판 상에 제 2 도전형의 불순물영역이 형성되고 상기 불순물영역을 노출시키는 접촉구를 갖는 절연막이 형성된 제 1 도전형 반도체기판과,상기 접촉구의 내부 표면을 포함하며 연장되어 상기 절연막의 표면 일부 까지 형성되고, 상기 연장된 부위의 평면모습이 요철형태를 갖는 제 1 도전층과,상기 제 1 도전층의 끝부분과 연결되고, 상기 제 1 도전층의 요철형태에 대응하며, 상기 제 1 도전층 위에 형성된 요철형 원통형태의 제 2 도전층과,상기 제 1 및 제 2 도전층의 표면에 형성된 유전막과 상기 유전막을 덮도록 형성된 제 3 도전층으로 이루어진 반도체장치의 캐패시터.
- 청구항 1 에 있어서, 상기 제 1 내지 제 3 도전층은 다결정폴리실리콘으로 이루어진 것이 특징인 반도체장치의 캐패시터.
- 청구항 1 에 있어서, 상기 제 2 도전층의 노핑를 조절하여 상기 캐패시터의 캐패시턴스를 조절하는 것이 특징인 반도체장치의 캐패시터.
- 청구항 1 에 있어서, 복수의 상기 캐패시터의 레이아웃에 있어서 상기 캐패시터의 요철 부위가 이웃한 상기 캐패시터의 요철 부위와 정합을 이루는 형태로 형성되는 것이 특징인 반도체장치의 캐패시터.
- 제 1 도전형의 기판 상에 제 2 도전형의 불순물영역을 형성하고 상기 기판 상에 상기 불순물영역을 노출시키는 접촉구를 갖는 절연막을 형성하는 단계와,상기 절연막과 상기 접촉구의 표면에 제 1 도전층을 형성하는 단계와,상기 접촉구를 매립하고 상기 접촉구에서 연장된 요철형 패턴을 형성하는 단계와,상기 패턴의 측면에 상기 제 1 도전층과 연결된 도전성 측벽을 형성하는 단게와,상기 패턴과 상기 측벽으로 보호되지 아니하는 부위의 제 1 도전층을 제거하는 단계와,상기 패턴을 제거하는 단계와,노출된 상기 제 1 도전층 및 상기 측벽의 표면에 유전막을 형성하는 단계와,상기 유전막 위에 플레이트전극을 형성하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
- 청구항 5에 있어서, 상기 패턴을 BPSG(Boro Phospho Silicate Glass) 또는 PSG(Phospho Silicate Glass)의 절연 물질로 형성하는 반도체장치의 캐패시터의 제조방법.
- 청구항 5에 있어서, 상기 제 1 도전층과 상기 측벽은 불순물이 도핑된 다결정실리콘으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 5에 있어서, 상기 유전막은 NO(silicon nitride + silicon oxide)막 또는 Ta2O5, PZT, PLZT 또는 BST막 중 하나로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 5에 있어서, 복수의 상기 요철형 패턴은 각각의 요철 형태가 평면상 서로 정합을 이루는 형태를 갖도록 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
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|---|---|---|---|---|
| KR100712355B1 (ko) | 2005-10-24 | 2007-05-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 및 그 제조 방법 |
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| AMND | Amendment | ||
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| AMND | Amendment | ||
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Payment date: 20090223 Year of fee payment: 9 |
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