KR100275961B1 - 반도체장치의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 캐패시터의 하부전극인 스토리지 전극을 적층구조로 형성하는데 있어 핀 구조의 지지부인 기둥을 핀의 가장자리에 위치하도록 하여 소자의 고집적화에 따른 캐패시터의 면적을 기판의 수직방향으로 증가시키고 핀들의 연결을 확고히 하며 또한 핀들의 연결을 적층되는 핀들의 수에 관계없이 단 한번의 공정으로 수행하므로서 공정을 단순화시킨 반도체장치의 적층구조형 캐패시터 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체장치의 캐패시터는 불순물 확산영역을 갖고 불순물 확산영역을 덮는 층간절연층을 갖고 층간절연층을 관통하며 불순물 확산영역과 전기적으로 연결된 도전성 플러그를 갖는 반도체 기판과, 플러그의 노출된 상부 표면과 전기적으로 연결되어 층간절연층 위의 소정부위에 형성되고 내부에 복수개의 격리된 공간을 가지며 그 공간은 복수개의 도전성 판으로 격리되며 그 공간은 각각 윈도우쌍을 갖도록 형성된 하부전극과, 하부공간의 표면을 포함하는 하부전극의 표면에 형성된 유전막과, 유전막 표면에 형성된 상부전극을 포함하여 이루어진다. 본 발명에 따른 반도체장치의 캐패시터 제조방법은 불순물 확산영역을 갖고 불순물 확산영역을 덮는 층간절연층을 갖고 층간절연층을 관통하며 불순물 확산영역과 전기적으로 연결된 도전성 플러그를 갖는 반도체 기판 위에 제 1 도전층/버퍼층으로 이루어진 패턴층을 복수개로 적층하여 형성하는 단계와, 적층된 복수개의 패턴층을 기둥형태로 패터닝하는 단계와, 기둥형태의 표면을 덮는 제 2 도전층을 형성하는 단계와, 제 2 도전층의 소정 부위를 제거하여 패터닝된 버퍼층을 모두 제거하여 잔류한 제 2 도전층 및 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 노출된 하부전극의 표면에 유전막을 형성하는 단계와, 유전막 위에 상부전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 캐패시터의 하부전극인 스토리지 전극을 적층구조로 형성하는데 있어 핀 구조의 지지부인 기둥을 핀의 가장자리에 위치하도록 하여 소자의 고집적화에 따른 캐패시터의 면적을 기판의 수직방향으로 증가시키고 핀들의 연결을 확고히 하며 또한 핀들의 연결을 적층되는 핀들의 수에 관계없이 단 한번의 공정으로 수행하므로서 공정을 단순화시킨 반도체장치의 적층구조형 캐패시터 및 그 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
상기 3차원 구조를 갖는 캐패시터 중 적층구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 캐패시터는 스토리지전극(stroage electrode)에 따라 이중적층(double stacked layer)구조, 핀(fin)구조 또는 크라운(crown)구조 등으로 구별된다.
매몰형 디램제조공정에서 셀부의 캐패시터를 구성하기 위하여 반도체기판 위에 트랜지스터 등을 형성한 다음 다수개의 폴리실리콘층을 패터닝하여 하부전극을 형성하고 유전막 및 상부전극을 만들어 캐패시터를 형성한 다음 소자간의 전기적 연결을 위하여 금속배선공정을 실시하게 된다.
도 1은 종래 기술에 따라 제조된 반도체장치의 캐패시터 단면도이다.
도 1을 참조하면, P형의 반도체기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(11)이 형성되어 있다. 그리고, 반도체기판 상에 층간절연막으로 절연막(12)이 위치하고 이 절연막(12의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 제거하여 형성된 접촉구가 있다. 접촉구를 충분히 매립하도록 절연막(12) 상에 불순물이 도핑된 제 1 다결정실리콘층(13)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음 제 1 다결정실리콘층(13)에 에치백이나 씨엠피(CMP)공정을 실시하여 형성된 콘택플러그(contact plug, 13)가 있다.
그리고, 콘택플러그(13) 상부 표면을 포함하는 절연막(12)의 소정 부위에 핀(fin) 형태의 스토리지전극(14)인 하부전극(14)이 형성되어 있다. 이러한 하부전극은 절연막(13) 위에 스토리지전극 형성용 폴리실리콘층, 절연층 등을 증착한 후 적절한 방법으로 패터닝하여 형성한다.
그러나, 상부 핀과 하부 핀을 연결하기 위하여 필연적으로 그 사이에 홀을 형성하여 이를 매립하는 플러그를 중앙부에 형성하여야 한다.
스토리지전극(14)의 표면에 형성된 유전막(15)이 있고, 이 유전막(15) 상에 하부전극과 대응되어 캐패시터를 완성하기 위한 상부전극(16)인 플레이트전극(16)이 형성되어 있다.
이러한 구조의 캐패시터는 다음과 같은 방법으로 제조된다.
먼저, 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(11)이 형성되어 있는 P형의 반도체기판(10) 상에 층간절연막으로 절연막(12)을 형성한다.
그리고, 이 절연막(12)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 제거하여 접촉구를 형성한 다음, 접촉구를 충분히 매립하도록 절연막(12) 상에 불순물이 도핑된 제 1 다결정실리콘층(13)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후, 제 1 다결정실리콘층(13)에 에치백이나 씨엠피(CMP)공정을 실시하여 콘택플러그(contact plug, 13)를 형성한다.
그리고, 콘택플러그(13) 상부 표면을 포함하는 절연막(12)의 소정 부위에 핀(fin) 형태의 스토리지전극(14)인 하부전극(14)을 형성한다. 이러한 하부전극은 절연막(13) 위에 스토리지전극 형성용 폴리실리콘층, 버퍼층 등을 증착한 후 서로 다른 층에 형성된 폴리실리콘층 사이를 전기적으로 연결하기 위하여 버퍼층에 도전성 물질로 플러그를 형성한 다음 적절한 방법으로 패터닝하여 형성한다.
그러나, 상술한 종래의 기술에 따른 캐패시터는 정전용량을 확보하기 위하여 추가로 핀을 형성할 때마다 추가 사진식각공정과 상하부의 핀을 연결하기 위한 플러그 등의 연결부를 별도로 형성하여야 하브로 상하부 핀의 접촉불량을 야기하는 등 소자의 신뢰성을 열화시키는 문제점이 있다.
따라서, 본 발명의 목적은 캐패시터의 하부전극인 스토리지 전극을 적층구조로 형성하는데 있어 핀 구조의 지지부인 기둥을 핀의 가장자리에 위치하도록 하여 소자의 고집적화에 따른 캐패시터의 면적을 기판의 수직방향으로 증가시키고 핀연결공정을 단순화시키는 반도체장치의 적층구조형 캐패시터 및 그 제조방법을 제공하는데 있다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터는 불순물 확산영역을 갖고 불순물 확산영역을 덮는 층간절연층을 갖고 층간절연층을 관통하며 불순물 확산영역과 전기적으로 연결된 도전성 플러그를 갖는 반도체 기판과, 플러그의 노출된 상부 표면과 전기적으로 연결되어 층간절연층 위의 소정부위에 형성되고 내부에 복수개의 격리된 공간을 가지며 그 공간은 복수개의 도전성 판으로 격리되며 그 공간은 각각 윈도우쌍을 갖도록 형성된 하부전극과, 하부공간의 표면을 포함하는 하부전극의 표면에 형성된 유전막과,
유전막 표면에 형성된 상부전극을 포함하여 이루어진다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 불순물 확산영역을 갖고 불순물 확산영역을 덮는 층간절연층을 갖고 층간절연층을 관통하며 불순물 확산영역과 전기적으로 연결된 도전성 플러그를 갖는 반도체 기판 위에 제 1 도전층/버퍼층으로 이루어진 패턴층을 복수개로 적층하여 형성하는 단계와, 적층된 복수개의 패턴층을 기둥형태로 패터닝하는 단계와, 기둥형태의 표면을 덮는 제 2 도전층을 형성하는 단계와, 제 2 도전층의 소정 부위를 제거하여 패터닝된 버퍼층을 모두 제거하여 잔류한 제 2 도전층 및 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 노출된 하부전극의 표면에 유전막을 형성하는 단계와, 유전막 위에 상부전극을 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따라 제조된 반도체장치의 캐패시터 단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
도 3은 본 발명에 따라 제조된 반도체장치의 캐패시터 단면도
캐패시터는 두개의 전극사이에 유전체를 개재시켜 전하를 저장 또는 방출하는 소자이다. 이러한 소자의 정전용량은 유전상수 및 단면적에 비례하고 두전극 사이의 거리에 반비례한다. 따라서, 정전용량을 증가시키기 위해서는 유전상수가 큰 유전체를 사용하거나 두전극 사이의 간격을 줄인다. 그러나, 가장 보편적으로 사용되는 방법은 두전극이 유전막을 사이에 두고 대응하는 면적을 증가시키는 것이다.
따라서, 본 발명에서는 전극의 면적을 증가시키는 방법으로 하부전극을 적층구조의 핀 형태로 형성하는데 이러한 복수개의 핀의 연결부를 핀의 가장자리에 위치하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 2a를 참조하면, 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(21)이 형성되어 있는 P형의 반도체기판인 실리콘기판(20) 상에 층간절연막으로 산화막(22)을 형성한다.
그리고, 층간절연막(22)의 소정부분을 포토리쏘그래피(photolithography) 방법으로 제거하여 불순물 확산영역(21)의 일부 표면을 노출시키는 접촉구를 형성한다.
그다음 접촉구를 충분히 매립하도록 층간절연막(22) 상에 불순물이 도핑된 제 1 다결정실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후, 제 1 다결정실리콘층에 에치백이나 씨엠피(CMP)공정을 실시하여 콘택플러그(contact plug, 23)를 형성한다. 이때, 식각정지층으로 층간절연막(23)을 이용한다.
그리고, 콘택플러그(23) 상부 표면을 포함하는 층간절연막(22) 위에 하부전극의 제 1 핀을 형성하기 위하여 불순물이 도핑된 제 2 다결정실리콘층(24)을 CVD법으로 증착하여 형성한다.
그다음, 이후 형성될 제 2 핀과 제 1 핀의 격리를 위하여 제 1 버퍼층(25)으로 TEOS 산화막(25)을 증착하여 형성한다.
제 1 버퍼층(25) 위에 제 2 핀 형성용 불순물이 도핑된 제 3 다결정실리콘층(26)을 CVD법으로 증착하여 형성한 다음, 그 위에 제 2 버퍼층(27)으로 TEOS 산화막을 증착하여 형성한다. 이때, 제 2 버퍼층(27)은 제 2 핀과 제 3 핀을 격리시키기 위한 용도로 사용된다.
도 2b를 참조하면, 제 2 버퍼층 위에 포토레지스트를 도포한 다음 노광 및 현상으로 플러그(23)의 상부에 대응하는 제 2 버퍼층의 일부 표면을 노출시키는 제 1 포토레지스트패턴(28)을 형성한다. 이때, 노출된 부위는 캐패시터의 정전용량을 고려하여 결정한다.
그리고, 제 1 포토레지스트패턴(28)으로 보호되지 않는 부위의 제 2 버퍼층/제 3 다결정실리콘층/제 1 버퍼층/제 2 다결정실리콘층을 건식식각을 실시하여 차례로 제거하여 잔류한 제 2 버퍼층(270)/제 3 다결정실리콘층(260)/제 1 버퍼층(250)/제 2 다결정실리콘층(240)으로 이루어진 기둥패턴(270,260,250,240)을 형성한다. 이러한 패턴의 형태는 원형, 사각 등의 기둥 모양이다.
도 2c를 참조하면, 제 1 포토레지스트패턴을 제거한 다음, 하부전극의 외곽 형태를 형성하기 위한 불순물이 도핑된 제 4 다결정실리콘층(29)을 CVD법으로 기둥패턴(270,260,250,240)의 표면을 포함하는 기판의 전면에 증착하여 형성한다.
도 2d를 참조하면, 제 4 다결정실리콘층 위에 포토레지스트를 도포한 다음 적절한 포토마스크를 이용한 노광 및 현상을 실시하여 제 4 다결정실리콘층을 식각하기 위한 식각마스크를 형성한다. 이때, 식각마스크는 기둥패턴(270,260,250,240)이 사각기둥일 경우 그 표면에 형성된 제 4 다결정실리콘층을 포함하면서, 단, 한쌍의 서로 마주보는 측면 상부의 제 4 다결정실리콘층의 두께만큼은 포함하지 않도록 형성한다.
그 다음, 식각마스크로 보호되지 않는 부위의 제 4 다결정실리콘층을 제거하여 잔류한 제 4 다결정실리콘층(290)으로 이루어진 하부전극의 외곽 형태를 완성한다. 이때, 완성된 하부전극(290, 261,241)은 잔류한 제 2, 제 1 버퍼층(271,251)이 하부전극을 관통하고 있는 형태를 갖는다. 따라서, 잔류한 제 2, 제 1 버퍼층(271,251)의 일측면과 그에 대응하는 타측면이 노출되고 나머지 측면은 잔류한 제 4 다결정실리콘층(290)으로 덮혀있다.
도 2e를 참조하면, 잔류한 잔류한 제 2, 제 1 버퍼층(271,251)을 습식식각으로 제거하여 하부전극에 유전막이 형성될 부위를 모두 노출시킨다. 따라서, 하부전극의 유전막이 형성될 부위는 잔류한 제 4 다결정실리콘층(290)의 외부표면과, 잔류한 제 2, 제 1 버퍼층(271,251)이 제거되어 새로 노출된 제 4, 제 3, 제 2 다결정실리콘층(290,261,241)의 표면을 포함한다.
그다음, 노출된 하부전극의 표면을 포함하는 기판의 전면에 질화막, 산화막 또는 탄탈륨산화막 등의 유전물질을 증착하여 유전막(30)을 형성한 후, 다시 기판의 전면에 도핑된 폴리실리콘층(31)을 증착하여 상부전극(31)을 형성한다.
도 3은 본 발명에 따라 제조된 반도체장치의 캐패시터 단면도이다.
도 3을 참조하면, P형의 반도체기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(21)이 형성되어 있다.
그리고, 반도체기판 상에 층간절연막으로 절연막(22)이 위치하고 이 절연막의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 제거하여 형성된 접촉구가 있다. 접촉구를 충분히 매립하도록 절연막(22) 상에 불순물이 도핑된 제 1 다결정실리콘층(23)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음 제 1 다결정실리콘층(23)에 에치백이나 씨엠피(CMP)공정을 실시하여 형성된 콘택플러그(contact plug, 23)가 있다.
그리고, 콘택플러그(23) 상부 표면을 포함하는 절연막(22)의 소정 부위에 선반이 형성된 박스형태의 하부전극(290,261,241)이 형성되어 있으며, 이러한 하부전극은 일면과 타면이 서로 관통되어 있다. 따라서, 한정된 공간에서 유전막이 형성되는 표면적을 최대한으로 확보한다. 또한, 종래의 핀구조와 비교하여 선반형태의 핀들이 본 발명에서는 두개의 기둥에 의하여 지지되므로 핀들이 상호 연결성이 보장된다.
그다음, 하부전극의 표면에 형성된 유전막(30)이 있고, 이 유전막(30) 상에 하부전극과 대응되어 캐패시터를 완성하기 위한 상부전극(31)인 플레이트전극이 형성되어 있다.
물론, 본 발명에 따른 캐패시터 및 그 제조방법에서 형성되는 하부전극의 핀 수는 버퍼층과 다결정실리콘층의 적층수에 따라 더욱 확장시킬 수 있다.
따라서, 본 발명에 따라 제조된 캐패시터는 캐패시터의 하부전극인 스토리지 전극을 다수개의 핀을 갖는 적층구조로 형성하는데 있어 핀 구조의 지지부인 기둥을 핀의 가장자리에 위치하도록 하여 소자의 고집적화에 따른 캐패시터의 면적을 기판의 수직방향으로 증가시키고 핀들의 연결을 확고히 하며 또한 핀들의 연결을 적층되는 핀들의 수에 관계없이 단 한번의 공정으로 수행하므로서 공정을 단순화키는 장점이 있다.
Claims (7)
- 불순물 확산영역을 갖고 상기 불순물 확산영역을 덮는 층간절연층을 갖고 상기 층간절연층을 관통하며 상기 불순물 확산영역과 전기적으로 연결된 도전성 플러그를 갖는 반도체 기판과,상기 플러그의 노출된 상부 표면과 전기적으로 연결되어 상기 층간절연층 위의 소정부위에 형성되고 내부에 복수개의 격리된 공간을 가지며 상기 공간은 복수개의 도전성 판으로 격리되며 상기 공간은 각각 윈도우쌍을 갖도록 형성된 하부전극과,상기 하부공간의 표면을 포함하는 상기 하부전극의 표면에 형성된 유전막과,상기 유전막 표면에 형성된 상부전극으로 이루어진 반도체장치의 캐패시터.
- 청구항 1에 있어서, 복수개의 상기 공간은 복수개의 상기 도전성 판에 의하여 상기 기판표면에 대하여 수직방향으로 차레로 위치하는 것이 특징인 반도체장치의 캐패시터.
- 청구항 1에 있어서, 상기 도전성 판과 상기 하부전극은 도핑된 폴리실리콘으로 이루어진 것이 특징인 반도체장치의 캐패시터.
- 불순물 확산영역을 갖고 상기 불순물 확산영역을 덮는 층간절연층을 갖고 상기 층간절연층을 관통하며 상기 불순물 확산영역과 전기적으로 연결된 도전성 플러그를 갖는 반도체 기판 위에 제 1 도전층/버퍼층으로 이루어진 패턴층을 복수개로 적층하여 형성하는 단계와,적층된 복수개의 상기 패턴층을 기둥형태로 패터닝하는 단계와,상기 기둥형태의 표면을 덮는 제 2 도전층을 형성하는 단계와,상기 제 2 도전층의 소정 부위를 제거하여 패터닝된 상기 버퍼층을 모두 제거하여 잔류한 상기 제 2 도전층 및 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와,노출된 상기 하부전극의 표면에 유전막을 형성하는 단계와,상기 유전막 위에 상부전극을 형성하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
- 청구항 4에 있어서, 상기 기둥형태는 사각기둥 또는 원형기둥인 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 4에 있어서, 상기 제 1 내지 제 2 도전층과 상기 버퍼층은 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 4에 있어서, 상기 제 1 내지 제 2 도전층은 불순물이 도핑된 폴리실리콘으로 형성하고 상기 버퍼층은 산화막으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
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Country Status (1)
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1998
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| KR20000040719A (ko) | 2000-07-05 |
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