JPH09283719A - 半導体集積回路装置及び当該装置の製造方法 - Google Patents
半導体集積回路装置及び当該装置の製造方法Info
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- JPH09283719A JPH09283719A JP8086409A JP8640996A JPH09283719A JP H09283719 A JPH09283719 A JP H09283719A JP 8086409 A JP8086409 A JP 8086409A JP 8640996 A JP8640996 A JP 8640996A JP H09283719 A JPH09283719 A JP H09283719A
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Abstract
(57)【要約】 （修正有）
【課題】隣接するキャパシタの間が絶縁体で充填されて
間隙を形成しない新規な半導体集積回路装置及び当該装
置の製造方法を提供すること。隣接するキャパシタ間の
間隙のアスペクト比を低減することができる改善された
半導体集積回路装置及び当該装置の製造方法を提供す
る。 【解決手段】下部配線層を被う絶縁膜であってかつ接続
プラグ部位において貫通した凹部を有する絶縁膜をキャ
パシタ収容の配線層９，１１，１４，１６に備え、当該
凹部の側面及び底面を被う導電膜からなるストレージ電
極１９と、当該ストレージ電極及び前記絶縁膜上面を被
う誘電体膜２０と、当該誘電体膜を被う導電膜からなる
プレート電極２１とをもってキャパシタを構成し、前記
絶縁膜をキャパシタを相互に分離するための領域とす
る。別の手段は、筒型のストレージ電極１９を筒内側の
対向する面の間の最短の距離が最小加工寸法よりも短い
構造のものとする。
間隙を形成しない新規な半導体集積回路装置及び当該装
置の製造方法を提供すること。隣接するキャパシタ間の
間隙のアスペクト比を低減することができる改善された
半導体集積回路装置及び当該装置の製造方法を提供す
る。 【解決手段】下部配線層を被う絶縁膜であってかつ接続
プラグ部位において貫通した凹部を有する絶縁膜をキャ
パシタ収容の配線層９，１１，１４，１６に備え、当該
凹部の側面及び底面を被う導電膜からなるストレージ電
極１９と、当該ストレージ電極及び前記絶縁膜上面を被
う誘電体膜２０と、当該誘電体膜を被う導電膜からなる
プレート電極２１とをもってキャパシタを構成し、前記
絶縁膜をキャパシタを相互に分離するための領域とす
る。別の手段は、筒型のストレージ電極１９を筒内側の
対向する面の間の最短の距離が最小加工寸法よりも短い
構造のものとする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に係り、特にランダムアクセスメモ
リに適用して好適な立体キャパシタ構造及びその製造方
法に関する。
置及びその製造方法に係り、特にランダムアクセスメモ
リに適用して好適な立体キャパシタ構造及びその製造方
法に関する。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴って
回路各部の寸法の微小化が急速に進んでおり、電荷蓄積
用のキャパシタ（容量素子）を用いるランダムアクセス
メモリ（以下「ＤＲＡＭ」と略記する）においては、蓄
積容量を確保するために、一般にキャパシタに立体構造
が採用されている。立体構造の従来例として、直方体の
上面および側面を利用した直方体キャパシタや筒の内側
及び外側の側面と底面を利用した筒型キャパシタがあ
る。
回路各部の寸法の微小化が急速に進んでおり、電荷蓄積
用のキャパシタ（容量素子）を用いるランダムアクセス
メモリ（以下「ＤＲＡＭ」と略記する）においては、蓄
積容量を確保するために、一般にキャパシタに立体構造
が採用されている。立体構造の従来例として、直方体の
上面および側面を利用した直方体キャパシタや筒の内側
及び外側の側面と底面を利用した筒型キャパシタがあ
る。
【０００３】直方体キャパシタを有するＤＲＡＭの構造
を、例えば、特開平３−１７４７６６号公報を参照しな
がら、図１５を用いて説明する。半導体基板１に拡散層
領域３，４とゲート電極６からなるトランジスタが形成
され、同トランジスタは、隣接するトランジスタと素子
分離領域２を介して電気的に分離されている。各トラン
ジスタは、パッシベーション絶縁膜層９により保護され
る。ゲート電極６は、紙面に垂直の方向に連続してお
り、同一列の各トランジスタの連続したゲート電極６が
ワード線を形成している。従って、絶縁膜層９はまた、
ワード線を収容した第１配線層である（以下、ワード線
にも記号６を付す）。拡散層領域４からは接続プラグ２
４を介してビット線２３が接続している。ビット線２３
は、第３配線層１４に配置され、同一行の各トランジス
タの拡散層領域４に接続している。
を、例えば、特開平３−１７４７６６号公報を参照しな
がら、図１５を用いて説明する。半導体基板１に拡散層
領域３，４とゲート電極６からなるトランジスタが形成
され、同トランジスタは、隣接するトランジスタと素子
分離領域２を介して電気的に分離されている。各トラン
ジスタは、パッシベーション絶縁膜層９により保護され
る。ゲート電極６は、紙面に垂直の方向に連続してお
り、同一列の各トランジスタの連続したゲート電極６が
ワード線を形成している。従って、絶縁膜層９はまた、
ワード線を収容した第１配線層である（以下、ワード線
にも記号６を付す）。拡散層領域４からは接続プラグ２
４を介してビット線２３が接続している。ビット線２３
は、第３配線層１４に配置され、同一行の各トランジス
タの拡散層領域４に接続している。
【０００４】キャパシタは、第２配線層１１に形成さ
れ、そのストレージ電極１９が接続プラグ１７を介して
拡散層領域３に接続している。ストレージ電極１９は、
構造が直方体であり、同電極に誘電体膜２０が被い、誘
電体膜２０にプレート電極２１が被っている。プレート
電極２１は、図示していないが、他のキャパシタと共通
の所定の電源に接続されている。プレート電極２１には
保護用のパッシベーション絶縁膜が被っている。
れ、そのストレージ電極１９が接続プラグ１７を介して
拡散層領域３に接続している。ストレージ電極１９は、
構造が直方体であり、同電極に誘電体膜２０が被い、誘
電体膜２０にプレート電極２１が被っている。プレート
電極２１は、図示していないが、他のキャパシタと共通
の所定の電源に接続されている。プレート電極２１には
保護用のパッシベーション絶縁膜が被っている。
【０００５】このようなトランジスタの１個とその拡散
層領域３に接続したキャパシタの１個とでメモリセルが
形成され、多数のメモリセルが行列状に配置されてＤＲ
ＡＭが構成される。
層領域３に接続したキャパシタの１個とでメモリセルが
形成され、多数のメモリセルが行列状に配置されてＤＲ
ＡＭが構成される。
【０００６】一般に、ＤＲＡＭの設計においては、集積
度を上げるためにメモリセルの領域（基板１の面に投影
したメモリセルの占有領域）は、可能な限り小さくする
ように選ばれる。また、限られた投影面内で容量を確保
するため、キャパシタの高さをできるだけ高くして側面
の面積を増加させることが行なわれる。
度を上げるためにメモリセルの領域（基板１の面に投影
したメモリセルの占有領域）は、可能な限り小さくする
ように選ばれる。また、限られた投影面内で容量を確保
するため、キャパシタの高さをできるだけ高くして側面
の面積を増加させることが行なわれる。
【０００７】ワード線６、ビット線２３及びその他の配
線の加工可能な最小寸法（以下「最小加工寸法」とい
う）をｆとし、前記従来例に対して、望ましい設計目標
として例えば、４ｆ×３ｆのメモリセルの領域を選ぶ
と、キャパシタの領域は、図１６に示すように、３ｆ×
２ｆとなり、隣接するキャパシタ間の距離はｆとなる。
この場合、望ましいキャパシタの高さとして２ｆを選ぶ
と、キャパシタ間の間隙１０９（図１５，１６参照、寸
法ｆ）において、アスペクト比（底面の一辺に対する高
さの比）が大きくなり、それによって電極や誘電体膜等
を同隙間内に切れ間なく形成することが困難になるとい
う問題点があった。切れ間は、間隙１０９内に「微小な
空洞」（一般に"す"といわれている）が発生することに
よって生じ、キャパシタ動作不良の原因になって歩留ま
りの低下を招く。
線の加工可能な最小寸法（以下「最小加工寸法」とい
う）をｆとし、前記従来例に対して、望ましい設計目標
として例えば、４ｆ×３ｆのメモリセルの領域を選ぶ
と、キャパシタの領域は、図１６に示すように、３ｆ×
２ｆとなり、隣接するキャパシタ間の距離はｆとなる。
この場合、望ましいキャパシタの高さとして２ｆを選ぶ
と、キャパシタ間の間隙１０９（図１５，１６参照、寸
法ｆ）において、アスペクト比（底面の一辺に対する高
さの比）が大きくなり、それによって電極や誘電体膜等
を同隙間内に切れ間なく形成することが困難になるとい
う問題点があった。切れ間は、間隙１０９内に「微小な
空洞」（一般に"す"といわれている）が発生することに
よって生じ、キャパシタ動作不良の原因になって歩留ま
りの低下を招く。
【０００８】次に、筒型キャパシタを有するＤＲＡＭの
構造を、例えば、特開平２−２６０４５３号公報を参照
しながら、図１７を用いて説明する。同図は、前記図１
５のような示し方に対して、拡散層領域３において紙面
に垂直の方向に切断した断面を示している。キャパシタ
は、第３配線層１４(最上層)に形成されている。拡散層
領域３に接続したストレージ電極１９は、筒型をなし、
筒の内側及び外側に誘電体２０及びプレート電極２１が
被っている。誘電体２０及びプレート電極２１は、基板
面の全面を被い、他のキャパシタに共通である。なお、
図１７の右側のキャパシタは、図示していないが、別の
箇所で隣接するトランジスタの拡散層領域３に接続され
ている。
構造を、例えば、特開平２−２６０４５３号公報を参照
しながら、図１７を用いて説明する。同図は、前記図１
５のような示し方に対して、拡散層領域３において紙面
に垂直の方向に切断した断面を示している。キャパシタ
は、第３配線層１４(最上層)に形成されている。拡散層
領域３に接続したストレージ電極１９は、筒型をなし、
筒の内側及び外側に誘電体２０及びプレート電極２１が
被っている。誘電体２０及びプレート電極２１は、基板
面の全面を被い、他のキャパシタに共通である。なお、
図１７の右側のキャパシタは、図示していないが、別の
箇所で隣接するトランジスタの拡散層領域３に接続され
ている。
【０００９】筒型キャパシタでは、筒の内側と外側をキ
ャパシタ面として利用することができるので、同じ容量
値でキャパシタの高さを低くすることができ、従って、
隣接するキャパシタ間の間隙や、筒内のアスペクト比を
下げることが可能となる。この特徴を勘案し、前記従来
例の望ましい設計目標として、例えば、図１８に示す４
ｆ×２ｆのメモリセルの領域（図１８参照）を選ぶこと
ができる。その場合に約ｆのキャパシタ高さを選んで
も、間隙１０９において、アスペクト比が未だ大きいと
いう問題点があった。そのため、直方体の場合と同様
に、電極や誘電膜等を同間隙内に切れ間なく形成するこ
とが困難になるという問題点があった。この切れ間は、
間隙１０９内に「微小な空洞」が発生することによって
生じ、キャパシタ動作不良の原因になって歩留まりの低
下を招く。
ャパシタ面として利用することができるので、同じ容量
値でキャパシタの高さを低くすることができ、従って、
隣接するキャパシタ間の間隙や、筒内のアスペクト比を
下げることが可能となる。この特徴を勘案し、前記従来
例の望ましい設計目標として、例えば、図１８に示す４
ｆ×２ｆのメモリセルの領域（図１８参照）を選ぶこと
ができる。その場合に約ｆのキャパシタ高さを選んで
も、間隙１０９において、アスペクト比が未だ大きいと
いう問題点があった。そのため、直方体の場合と同様
に、電極や誘電膜等を同間隙内に切れ間なく形成するこ
とが困難になるという問題点があった。この切れ間は、
間隙１０９内に「微小な空洞」が発生することによって
生じ、キャパシタ動作不良の原因になって歩留まりの低
下を招く。
【００１０】
【発明が解決しようとする課題】本発明の主たる目的
は、従来技術の前記問題点を解決し、隣接するキャパシ
タの間が絶縁体で充填されて間隙を形成しない新規な半
導体集積回路装置及び当該装置の製造方法を提供するこ
とにある。本発明の別の目的は、隣接するキャパシタ間
の間隙のアスペクト比を低減することができる改善され
た半導体集積回路装置及び当該装置の製造方法を提供す
ることにある。
は、従来技術の前記問題点を解決し、隣接するキャパシ
タの間が絶縁体で充填されて間隙を形成しない新規な半
導体集積回路装置及び当該装置の製造方法を提供するこ
とにある。本発明の別の目的は、隣接するキャパシタ間
の間隙のアスペクト比を低減することができる改善され
た半導体集積回路装置及び当該装置の製造方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明の前記主たる課題
は、下部配線層を被う絶縁膜であってかつ接続プラグ部
位において貫通した凹部を有する絶縁膜をキャパシタ収
容の配線層に備え、当該凹部の側面及び底面を被う導電
膜からなるストレージ電極と、当該ストレージ電極及び
前記絶縁膜上面を被う誘電体膜と、当該誘電体膜を被う
導電膜からなるプレート電極とをもってキャパシタを構
成し、前記絶縁膜をキャパシタを相互に分離するための
領域とすることによって効果的に解決することができ
る。隣接するキャパシタ間の分離領域は、その上部が平
坦な平面になることによって同平面に誘電体膜、プレー
ト電極及びパッシベーション膜を安定に形成することが
できるからである。
は、下部配線層を被う絶縁膜であってかつ接続プラグ部
位において貫通した凹部を有する絶縁膜をキャパシタ収
容の配線層に備え、当該凹部の側面及び底面を被う導電
膜からなるストレージ電極と、当該ストレージ電極及び
前記絶縁膜上面を被う誘電体膜と、当該誘電体膜を被う
導電膜からなるプレート電極とをもってキャパシタを構
成し、前記絶縁膜をキャパシタを相互に分離するための
領域とすることによって効果的に解決することができ
る。隣接するキャパシタ間の分離領域は、その上部が平
坦な平面になることによって同平面に誘電体膜、プレー
ト電極及びパッシベーション膜を安定に形成することが
できるからである。
【００１２】凹部底面の寸法として、例えば３ｆ×２ｆ
を採用する場合、キャパシタの部分の誘電体膜とプレー
ト電極は、ストレージ電極で被われた広がりのある凹部
に堆積するので安定形成が容易となり、前記キャパシタ
分離領域の安定形成と相俟ってキャパシタの動作不良発
生率を大幅に低減することができる。
を採用する場合、キャパシタの部分の誘電体膜とプレー
ト電極は、ストレージ電極で被われた広がりのある凹部
に堆積するので安定形成が容易となり、前記キャパシタ
分離領域の安定形成と相俟ってキャパシタの動作不良発
生率を大幅に低減することができる。
【００１３】なお、隣接するキャパシタ同士は、ストレ
ージ電極の外側によって仕切られるので、分離領域の寸
法は、同電極外側の間の距離によって定まる。キャパシ
タ分離領域の上面の誘電体膜とプレート電極は、前記し
たように平面状に形成されるので、両者が形成される
幅、即ち、キャパシタ分離領域の寸法は、最小加工寸法
の１ｆ程度とすることが容易である。従って、分離領域
寸法の最短は、凹部内のプレート電極の内側の対向する
側面間の最短距離（例えば３ｆ×２ｆの場合、２ｆより
もやや短い寸法）よりも短くすることが可能となる。こ
のような寸法を採用することによって、キャパシタの面
積占有率を大きくすることが可能となり、キャパシタの
容量値を高めることができる。逆に同一容量値のままで
メモリセル面積を低減することが可能となり、回路の集
積度を高めることができる。
ージ電極の外側によって仕切られるので、分離領域の寸
法は、同電極外側の間の距離によって定まる。キャパシ
タ分離領域の上面の誘電体膜とプレート電極は、前記し
たように平面状に形成されるので、両者が形成される
幅、即ち、キャパシタ分離領域の寸法は、最小加工寸法
の１ｆ程度とすることが容易である。従って、分離領域
寸法の最短は、凹部内のプレート電極の内側の対向する
側面間の最短距離（例えば３ｆ×２ｆの場合、２ｆより
もやや短い寸法）よりも短くすることが可能となる。こ
のような寸法を採用することによって、キャパシタの面
積占有率を大きくすることが可能となり、キャパシタの
容量値を高めることができる。逆に同一容量値のままで
メモリセル面積を低減することが可能となり、回路の集
積度を高めることができる。
【００１４】なお、以上の凹部に形成したキャパシタ
（以下「凹型キャパシタ」という）の面積を直方体キャ
パシタの場合と同じにし、凹部の深さを直方体キャパシ
タの高さと同じ寸法にする場合は、凹型キャパシタのス
トレージ電極の側面及び底面の面積は、直方体キャパシ
タのストレージ電極のそれぞれ側面及び上面の面積と同
じになる。従って、同一高さのキャパシタでは、凹型キ
ャパシタと直方体キャパシタとで蓄積容量の利用面積に
差はない。
（以下「凹型キャパシタ」という）の面積を直方体キャ
パシタの場合と同じにし、凹部の深さを直方体キャパシ
タの高さと同じ寸法にする場合は、凹型キャパシタのス
トレージ電極の側面及び底面の面積は、直方体キャパシ
タのストレージ電極のそれぞれ側面及び上面の面積と同
じになる。従って、同一高さのキャパシタでは、凹型キ
ャパシタと直方体キャパシタとで蓄積容量の利用面積に
差はない。
【００１５】本発明の前記別の課題は、筒型のストレー
ジ電極を筒内側の対向する面の間の最短の距離が最小加
工寸法よりも短い構造のものとすることによって効果的
に解決することができる。メモリセルの領域の大きさを
変えずに、隣接するストレージ電極の間の間隙を広げる
ことが可能となるからである。例えば、メモリセルの領
域の大きさを４ｆ×２ｆとする場合、後で詳述するよう
に、隣接するストレージ電極間で筒外側の対向する面の
間の最短の距離を前記内側の距離の最短と概ね等しくす
ることが可能となる。
ジ電極を筒内側の対向する面の間の最短の距離が最小加
工寸法よりも短い構造のものとすることによって効果的
に解決することができる。メモリセルの領域の大きさを
変えずに、隣接するストレージ電極の間の間隙を広げる
ことが可能となるからである。例えば、メモリセルの領
域の大きさを４ｆ×２ｆとする場合、後で詳述するよう
に、隣接するストレージ電極間で筒外側の対向する面の
間の最短の距離を前記内側の距離の最短と概ね等しくす
ることが可能となる。
【００１６】このような筒構造を実現するために、スト
レージ電極となる導電膜を加工するための下地材マスク
を上面の一辺が最小加工寸法に満たないパターンを有す
るマスクとする。そのために、上面の一辺が最小加工寸
法のパターンを有するレジストマスクを形成した後に当
該レジストマスクに等方性エッチングを施すことによっ
て上面の一辺が最小加工寸法に満たないパターンを有す
る縮小レジストマスクを形成し、次に、この縮小レジス
トマスクを用いて下地材を加工する。下地材マスクもそ
の上面の寸法が縮小レジストマスクと同じになり、導電
膜の内側の一辺は、このような下地材マスクを用いるこ
とによって最小加工寸法に満たないものにすることがで
きる。
レージ電極となる導電膜を加工するための下地材マスク
を上面の一辺が最小加工寸法に満たないパターンを有す
るマスクとする。そのために、上面の一辺が最小加工寸
法のパターンを有するレジストマスクを形成した後に当
該レジストマスクに等方性エッチングを施すことによっ
て上面の一辺が最小加工寸法に満たないパターンを有す
る縮小レジストマスクを形成し、次に、この縮小レジス
トマスクを用いて下地材を加工する。下地材マスクもそ
の上面の寸法が縮小レジストマスクと同じになり、導電
膜の内側の一辺は、このような下地材マスクを用いるこ
とによって最小加工寸法に満たないものにすることがで
きる。
【００１７】
【実施例】以下、本発明に係る半導体集積回路装置及び
当該装置の製造方法を図面に示した幾つかの実施例を参
照して更に詳細に説明する。なお、図１〜図１８におけ
る同一の記号は、同一物又は類似物を表示するものとす
る。
当該装置の製造方法を図面に示した幾つかの実施例を参
照して更に詳細に説明する。なお、図１〜図１８におけ
る同一の記号は、同一物又は類似物を表示するものとす
る。
【００１８】＜実施例１＞半導体集積回路装置の一例と
して、凹型キャパシタを備えたＤＲＡＭを実施した。Ｄ
ＲＡＭの記憶容量を２５６Ｍビットとし、最小加工寸法
のｆを０．２５μｍに設定した。更に、メモリセル領域
を４ｆ×３ｆ（１μｍ×０．７５μｍ）、キャパシタの
寸法を３ｆ×２ｆ（０．７５μｍ×０．５μｍ）とし、
キャパシタ高さを２ｆ（０．５μｍ）とした。
して、凹型キャパシタを備えたＤＲＡＭを実施した。Ｄ
ＲＡＭの記憶容量を２５６Ｍビットとし、最小加工寸法
のｆを０．２５μｍに設定した。更に、メモリセル領域
を４ｆ×３ｆ（１μｍ×０．７５μｍ）、キャパシタの
寸法を３ｆ×２ｆ（０．７５μｍ×０．５μｍ）とし、
キャパシタ高さを２ｆ（０．５μｍ）とした。
【００１９】図１にＤＲＡＭの断面構造を示す。図１に
おいて、１６は第４の配線層、２５は、第４配線層１６
の上に形成したキャパシタ収容の第５の配線層（キャパ
シタ層）、１０，１２，１５，１７は、ストレージ電極
１９を拡散層領域３に接続するためにそれぞれ第１配線
層９、第２配線層１１、第３配線層１４、第４配線層１
６に形成した接続プラグ、２２は、キャパシタを保護す
るためのパッシベーション膜を示す。
おいて、１６は第４の配線層、２５は、第４配線層１６
の上に形成したキャパシタ収容の第５の配線層（キャパ
シタ層）、１０，１２，１５，１７は、ストレージ電極
１９を拡散層領域３に接続するためにそれぞれ第１配線
層９、第２配線層１１、第３配線層１４、第４配線層１
６に形成した接続プラグ、２２は、キャパシタを保護す
るためのパッシベーション膜を示す。
【００２０】図２にＤＲＡＭの上面を示し、図３にビッ
ト線２３とワード線６を更に加えたＤＲＡＭの上面を示
す。両図において、ＳＮ cont は、ストレージ電極１９
と接続プラグ１７との接続部、ＢＬ cont は、ビット線
２３を拡散層領域４に接続するための接続プラグ（図１
に示さず）とビット線２３との接続部、ＡＡは、接続部
ＢＬ cont を共通にした２個のトランジスタからなるア
クティブ領域を示す。なお、図４にメモリセルとキャパ
シタの投影面を示した。
ト線２３とワード線６を更に加えたＤＲＡＭの上面を示
す。両図において、ＳＮ cont は、ストレージ電極１９
と接続プラグ１７との接続部、ＢＬ cont は、ビット線
２３を拡散層領域４に接続するための接続プラグ（図１
に示さず）とビット線２３との接続部、ＡＡは、接続部
ＢＬ cont を共通にした２個のトランジスタからなるア
クティブ領域を示す。なお、図４にメモリセルとキャパ
シタの投影面を示した。
【００２１】再び図１を用いてＤＲＡＭの構造及びその
製造工程を説明する。まず、Ｐ型シリコン基板１に素子
分離域２を形成してから、所定の場所にゲート酸化膜
５、ゲート電極６及びＮ型拡散層３，４からなるトラン
ジスタ群７を形成した。なお、ゲート電極６は、ワード
線６として使用する。続いて、トランジスタ群７に窒化
珪素膜を堆積後、エッチングバックを施して、トランジ
スタ群７に側壁保護膜８を形成した。次に、基板１の全
面に絶縁膜である燐と硼素を含有させた酸化珪素膜を形
成し、熱処理を施してリフロー形状（軟化した酸化珪素
膜によって得られる概ね平坦化した形状）を作った。そ
の後、トランジタ郡に基づく残留の段差を無くすため
に、化学的機械的研磨（以下「ＣＭＰ」と表記する）を
施して、平坦化パッシベーション絶縁膜による第１配線
層９を形成した。
製造工程を説明する。まず、Ｐ型シリコン基板１に素子
分離域２を形成してから、所定の場所にゲート酸化膜
５、ゲート電極６及びＮ型拡散層３，４からなるトラン
ジスタ群７を形成した。なお、ゲート電極６は、ワード
線６として使用する。続いて、トランジスタ群７に窒化
珪素膜を堆積後、エッチングバックを施して、トランジ
スタ群７に側壁保護膜８を形成した。次に、基板１の全
面に絶縁膜である燐と硼素を含有させた酸化珪素膜を形
成し、熱処理を施してリフロー形状（軟化した酸化珪素
膜によって得られる概ね平坦化した形状）を作った。そ
の後、トランジタ郡に基づく残留の段差を無くすため
に、化学的機械的研磨（以下「ＣＭＰ」と表記する）を
施して、平坦化パッシベーション絶縁膜による第１配線
層９を形成した。
【００２２】この後に、パッシベーション絶縁膜層９に
複数のコンタクトホールを形成し、接続プラグ１０のほ
か、ビット線２３やその他の配線を接続するための別の
接続プラグ（図示せず）を同ホール中に形成した。接続
プラグ１０等用の材料として主材質がタングステンの導
電材料を用いた。なお、材料は、その他にポリシリコン
を採用することが可能である。
複数のコンタクトホールを形成し、接続プラグ１０のほ
か、ビット線２３やその他の配線を接続するための別の
接続プラグ（図示せず）を同ホール中に形成した。接続
プラグ１０等用の材料として主材質がタングステンの導
電材料を用いた。なお、材料は、その他にポリシリコン
を採用することが可能である。
【００２３】次に、第１配線層９の上にビット線２３を
形成し、ＣＶＤ法(Chemical VaporDeposition）で絶縁
膜を堆積後、ＣＭＰを施して、ビット線２３を含む第２
配線層１１を形成した。次に、同配線層に接続プラグ１
２を形成した。同プラグは、フォトレジストのパターン
にドライエッチングを施してコンタクトホールを形成し
た後、真空中で連続的に窒化チタン（ＴiＮ）及びアル
ミニウムをスパッタにより堆積し、次に高圧力下で堆積
した膜を前記ホールに埋め込み、その後、余分のアルミ
ニウムを除去して形成した。
形成し、ＣＶＤ法(Chemical VaporDeposition）で絶縁
膜を堆積後、ＣＭＰを施して、ビット線２３を含む第２
配線層１１を形成した。次に、同配線層に接続プラグ１
２を形成した。同プラグは、フォトレジストのパターン
にドライエッチングを施してコンタクトホールを形成し
た後、真空中で連続的に窒化チタン（ＴiＮ）及びアル
ミニウムをスパッタにより堆積し、次に高圧力下で堆積
した膜を前記ホールに埋め込み、その後、余分のアルミ
ニウムを除去して形成した。
【００２４】続けて、第２配線層１１の上にワード線６
のシャント線（入替線）である金属配線２６及びその他
の金属配線１３を形成し、ＣＶＤ法で絶縁膜を堆積後、
ＣＭＰを施して、第３配線層１４を形成した。第３配線
層１４には、周辺回路の配線２７も同時に形成した。配
線層１４を形成後、先と同様に接続プラグ１５を形成し
た。次に、配線層１４を形成したのと同様の方法によ
り、金属配線２８を形成して第４配線層１６を形成し、
更に同配線層に接続プラグ１７を形成した。
のシャント線（入替線）である金属配線２６及びその他
の金属配線１３を形成し、ＣＶＤ法で絶縁膜を堆積後、
ＣＭＰを施して、第３配線層１４を形成した。第３配線
層１４には、周辺回路の配線２７も同時に形成した。配
線層１４を形成後、先と同様に接続プラグ１５を形成し
た。次に、配線層１４を形成したのと同様の方法によ
り、金属配線２８を形成して第４配線層１６を形成し、
更に同配線層に接続プラグ１７を形成した。
【００２５】以上によって配線層１６までを形成した
後、キャパシタを同配線層の上に形成した。図５の工程
図を用いてキャパシタ形成の手順を説明する。まず、 １）接続プラグ１７上にエッチングストッパとなる窒化
珪素(ＳiＮ）膜１０１を厚さ０．０３μｍ堆積させ（図
中では「デポ」と表記する）、続けて、 ２）二酸化珪素（ＳiＯ2）膜１８を０．５μｍ堆積さ
せ、 ３）フォトリソグラフィ（図中では「フォト」と表記す
る）により露光及び現像を行なってフォトレジストパタ
ーン１０２を形成し、 ４）パターン１０２をマスクにしてドライエッチングに
より、３ｆ×２ｆ（０．７５μｍ×０．５μｍ）寸法で
深さ２ｆ（０．５μｍ）の凹部１０４をプラグ１７上に
形成した。このとき、前記マスクにより二酸化珪素膜１
８a及び窒化珪素膜１０１aが残る。この膜１８a及び膜
１０１aが隣接するキャパシタを分離する領域となる。
次に、 ５）タングステン膜（図示せず）をスパッタ法（その他
にＣＶＤ法を採用可能である）で厚さ０．０５μｍ形成
し、 ６）ＣＭＰによって凸部の上面にあるタングステンのみ
を除去して、ストレージ電極１９を形成した。上面のタ
ングステンの除去によって、キャパシタごとに分離した
ストレージ電極１９が形成される。続いて、 ７）五酸化タンタル(Ｔa2Ｏ5）をＣＶＤ法で０．０２μ
ｍ成膜してキャパシタの誘電膜２０を形成し、 ８）その上に窒化チタン膜を０．０４μｍ堆積させてプ
レート電極２１を形成した。その後、 ９）窒化珪素膜を堆積させ、キャパシタのパッシベーシ
ョン膜２２を形成した。
後、キャパシタを同配線層の上に形成した。図５の工程
図を用いてキャパシタ形成の手順を説明する。まず、 １）接続プラグ１７上にエッチングストッパとなる窒化
珪素(ＳiＮ）膜１０１を厚さ０．０３μｍ堆積させ（図
中では「デポ」と表記する）、続けて、 ２）二酸化珪素（ＳiＯ2）膜１８を０．５μｍ堆積さ
せ、 ３）フォトリソグラフィ（図中では「フォト」と表記す
る）により露光及び現像を行なってフォトレジストパタ
ーン１０２を形成し、 ４）パターン１０２をマスクにしてドライエッチングに
より、３ｆ×２ｆ（０．７５μｍ×０．５μｍ）寸法で
深さ２ｆ（０．５μｍ）の凹部１０４をプラグ１７上に
形成した。このとき、前記マスクにより二酸化珪素膜１
８a及び窒化珪素膜１０１aが残る。この膜１８a及び膜
１０１aが隣接するキャパシタを分離する領域となる。
次に、 ５）タングステン膜（図示せず）をスパッタ法（その他
にＣＶＤ法を採用可能である）で厚さ０．０５μｍ形成
し、 ６）ＣＭＰによって凸部の上面にあるタングステンのみ
を除去して、ストレージ電極１９を形成した。上面のタ
ングステンの除去によって、キャパシタごとに分離した
ストレージ電極１９が形成される。続いて、 ７）五酸化タンタル(Ｔa2Ｏ5）をＣＶＤ法で０．０２μ
ｍ成膜してキャパシタの誘電膜２０を形成し、 ８）その上に窒化チタン膜を０．０４μｍ堆積させてプ
レート電極２１を形成した。その後、 ９）窒化珪素膜を堆積させ、キャパシタのパッシベーシ
ョン膜２２を形成した。
【００２６】工程７）〜９）で形成した誘電膜２０、プ
レート電極膜２１及びパッシベーション膜２２は、アス
ペクト比が１以下の凹部へ堆積させるため、安定に形成
することができた。更に、隣接するキャパシタの間で
は、誘電膜２０、プレート電極膜２１及びパッシベーシ
ョン膜２２は、二酸化珪素膜１８aで充填された領域の
上の平面に形成されるので、安定に形成することができ
た。作製したキャパシタの動作不良発生率は、０．１％
以下であった。
レート電極膜２１及びパッシベーション膜２２は、アス
ペクト比が１以下の凹部へ堆積させるため、安定に形成
することができた。更に、隣接するキャパシタの間で
は、誘電膜２０、プレート電極膜２１及びパッシベーシ
ョン膜２２は、二酸化珪素膜１８aで充填された領域の
上の平面に形成されるので、安定に形成することができ
た。作製したキャパシタの動作不良発生率は、０．１％
以下であった。
【００２７】このように、凹型キャパシタ構造によっ
て、従来の直方体型の構造とはキャパシタの占有面積や
占有容積をほとんど変化えずに信頼性の高いキャパシタ
を得ることができる。なお、本実施例では、キャパシタ
を最上部の第５配線層２５に形成する場合を示したが、
当然にキャパシタを下の途中の配線層に形成することが
可能であり、その場合も同じ効果を得ることができる。
て、従来の直方体型の構造とはキャパシタの占有面積や
占有容積をほとんど変化えずに信頼性の高いキャパシタ
を得ることができる。なお、本実施例では、キャパシタ
を最上部の第５配線層２５に形成する場合を示したが、
当然にキャパシタを下の途中の配線層に形成することが
可能であり、その場合も同じ効果を得ることができる。
【００２８】＜比較例１＞本発明の効果を明らかにする
ため、従来の直方体キャパシタを前記配線層１６の上に
形成して比較した。メモリセル及びキャパシタの寸法は
凹型キャパシタの場合と同じであり、最小加工寸法も同
一である。図６に直方体キャパシタの製造工程を示す。
初めに、 １）プラグ１７上に、タングステン膜１０３をスパッタ
法（ＣＶＤ法も可能である）で厚さ０．５μｍ堆積さ
せ、 ２）フォトリソグラフィにより露光及び現像を行なって
レジストパターン１０２を形成し、 ３）ドライエッチングにより、３ｆ×２ｆ（０．７５μ
ｍ×０．５μｍ）寸法で高さ２ｆ（０．５μｍ）の直方
体１０３aを接続プラグ１７の上に形成した。直方体１
０３aをストレージ電極１９として用いる。次に、 ４）キャパシタ誘電体膜２０となる五酸化タンタルをＣ
ＶＤ法で０．０２μｍ形成し、 ５）プレート電極２１となる窒化チタン膜を０．０４μ
ｍ堆積させてキャパシタを形成した。その後、 ６）窒化珪素膜膜２２を堆積させて、キャパシタパッシ
ベーションを行なった。
ため、従来の直方体キャパシタを前記配線層１６の上に
形成して比較した。メモリセル及びキャパシタの寸法は
凹型キャパシタの場合と同じであり、最小加工寸法も同
一である。図６に直方体キャパシタの製造工程を示す。
初めに、 １）プラグ１７上に、タングステン膜１０３をスパッタ
法（ＣＶＤ法も可能である）で厚さ０．５μｍ堆積さ
せ、 ２）フォトリソグラフィにより露光及び現像を行なって
レジストパターン１０２を形成し、 ３）ドライエッチングにより、３ｆ×２ｆ（０．７５μ
ｍ×０．５μｍ）寸法で高さ２ｆ（０．５μｍ）の直方
体１０３aを接続プラグ１７の上に形成した。直方体１
０３aをストレージ電極１９として用いる。次に、 ４）キャパシタ誘電体膜２０となる五酸化タンタルをＣ
ＶＤ法で０．０２μｍ形成し、 ５）プレート電極２１となる窒化チタン膜を０．０４μ
ｍ堆積させてキャパシタを形成した。その後、 ６）窒化珪素膜膜２２を堆積させて、キャパシタパッシ
ベーションを行なった。
【００２９】工程４）〜６）で示した誘電体膜２０とプ
レート電極膜２１は、アスペクト比が２以上の間隙１０
９へ堆積させ、更に、パッシベーション膜２２は、アス
ペクト比がほぼ４になった間隙へ堆積させた。このた
め、間隙内に「微小な空洞」が発生した。その結果、キ
ャパシタ動作不良が多く、その発生率は２１％以上であ
った。
レート電極膜２１は、アスペクト比が２以上の間隙１０
９へ堆積させ、更に、パッシベーション膜２２は、アス
ペクト比がほぼ４になった間隙へ堆積させた。このた
め、間隙内に「微小な空洞」が発生した。その結果、キ
ャパシタ動作不良が多く、その発生率は２１％以上であ
った。
【００３０】＜実施例２＞筒型のキャパシタを採用し、
最小加工寸法のｆを０．２５μｍとしてメモリセルの寸
法を４ｆ×２ｆ（１μｍ×０．５μｍ）とし、キャパシ
タ高さを１．２ｆ（０．３μｍ）としたＤＲＡＭを実施
した。図７にＤＲＡＭの上面を示す。４ｆ×２ｆの寸法
は、最小加工寸法ｆを用いて形成可能なほぼ最小の寸法
となるもので、ＤＲＡＭの記憶容量は、実施例１の場合
よりも大きくなる。キャパシタの寸法は、図７には示し
ていないが、３ｆ×１ｆ（０．７５μｍ×０．２５μ
ｍ）とした。
最小加工寸法のｆを０．２５μｍとしてメモリセルの寸
法を４ｆ×２ｆ（１μｍ×０．５μｍ）とし、キャパシ
タ高さを１．２ｆ（０．３μｍ）としたＤＲＡＭを実施
した。図７にＤＲＡＭの上面を示す。４ｆ×２ｆの寸法
は、最小加工寸法ｆを用いて形成可能なほぼ最小の寸法
となるもので、ＤＲＡＭの記憶容量は、実施例１の場合
よりも大きくなる。キャパシタの寸法は、図７には示し
ていないが、３ｆ×１ｆ（０．７５μｍ×０．２５μ
ｍ）とした。
【００３１】図８に本実施例の断面構造を示す。第４配
線層１６までの製造工程は、実施例１とほぼ同じである
ので省略し、キャパシタの構造及び製造工程を図１０の
工程図を用いて説明する。なお、図９に筒型ストレージ
電極１９とその接続部ＳＮ cont の平面図を示す。
線層１６までの製造工程は、実施例１とほぼ同じである
ので省略し、キャパシタの構造及び製造工程を図１０の
工程図を用いて説明する。なお、図９に筒型ストレージ
電極１９とその接続部ＳＮ cont の平面図を示す。
【００３２】キャパシタの形成は、まず、 １）接続プラグ１７の上にタングステン膜１０６を厚さ
０．０５μｍ堆積させ、 ２）更に、酸化珪素膜１０７を０．３３μｍ堆積させ
た。次に、 ３）フォトリソグラフィにより、３ｆ×１ｆのレジスト
パターン１０２を形成した。続けて、 ４）パターン１０２にライトアッシング（灰化）で軽く
エッチングすることによって周辺を０．１ｆ細め、上面
が２．８ｆ×０．８ｆの寸法のマスク１１１を形成し
た。アッシングは、電荷をもたないラジカルを使ったド
ライエッチングによって実施するもので、どの方向の面
も均一にエッチングする等方性エッチングの一種であ
る。周辺を細めるエッチングとして、その他に、ウェッ
トエッチングによる等方エッチングを採用することが可
能である。レジスト材料の解像度は高く、最小加工寸法
の０．２５μｍよりも小さい寸法を容易に形成すること
ができる。続いて、 ５）マスク１１１を用いて酸化珪素膜１０７をドライエ
ッチングし、筒型キャパシタの芯となる直方体１０７a
を形成した。直方体１０７aの寸法も２．８ｆ×０．８
ｆとなる。酸化珪素材料も解像度が高く、最小加工寸法
ｆよりも小さい寸法を容易に形成することができる。次
に、 ６）この上からタングステン膜（図示せず）を厚さ０．
３ｆ（０．０７５μｍ）堆積させ、続いて、 ７）エッチングバックを施してタングステン膜の基板に
平行な面を削除し、直方体１０７aの側面に０．３ｆ厚
さの側壁電極１０８を形成した。続けて、 ８）更にエッチングバックを追加し、側壁電極１０８及
び直方体１０７aをマスクとすることで、下部のタング
ステン膜１０６を自己整合的に加工して、下部電極１０
６a（２．８ｆ×０．８ｆ）を形成した。下部電極１０
６aの形成において自己整合加工を採用したので、最小
加工寸法を下回る寸法の加工が可能となった。次に、 ９）酸化珪素膜の直方体１０７aをウェットエッチング
により除去して、下部電極１０６aと側壁電極１０８か
らなる筒型ストレージ電極１９を形成した（図９参
照）。この筒型ストレージ電極１９の面積は１．７μｍ
2である。次に、 １０）厚さ０．０８ｆ（０．０２μｍ）の五酸化タンタ
ル膜２０をＣＶＤ法で堆積させ、 １１）窒化チタン膜を０．１２ｆ（０．０３μｍ）堆積
させてプレート電極２１を形成し、キャパシタを完成さ
せた。
０．０５μｍ堆積させ、 ２）更に、酸化珪素膜１０７を０．３３μｍ堆積させ
た。次に、 ３）フォトリソグラフィにより、３ｆ×１ｆのレジスト
パターン１０２を形成した。続けて、 ４）パターン１０２にライトアッシング（灰化）で軽く
エッチングすることによって周辺を０．１ｆ細め、上面
が２．８ｆ×０．８ｆの寸法のマスク１１１を形成し
た。アッシングは、電荷をもたないラジカルを使ったド
ライエッチングによって実施するもので、どの方向の面
も均一にエッチングする等方性エッチングの一種であ
る。周辺を細めるエッチングとして、その他に、ウェッ
トエッチングによる等方エッチングを採用することが可
能である。レジスト材料の解像度は高く、最小加工寸法
の０．２５μｍよりも小さい寸法を容易に形成すること
ができる。続いて、 ５）マスク１１１を用いて酸化珪素膜１０７をドライエ
ッチングし、筒型キャパシタの芯となる直方体１０７a
を形成した。直方体１０７aの寸法も２．８ｆ×０．８
ｆとなる。酸化珪素材料も解像度が高く、最小加工寸法
ｆよりも小さい寸法を容易に形成することができる。次
に、 ６）この上からタングステン膜（図示せず）を厚さ０．
３ｆ（０．０７５μｍ）堆積させ、続いて、 ７）エッチングバックを施してタングステン膜の基板に
平行な面を削除し、直方体１０７aの側面に０．３ｆ厚
さの側壁電極１０８を形成した。続けて、 ８）更にエッチングバックを追加し、側壁電極１０８及
び直方体１０７aをマスクとすることで、下部のタング
ステン膜１０６を自己整合的に加工して、下部電極１０
６a（２．８ｆ×０．８ｆ）を形成した。下部電極１０
６aの形成において自己整合加工を採用したので、最小
加工寸法を下回る寸法の加工が可能となった。次に、 ９）酸化珪素膜の直方体１０７aをウェットエッチング
により除去して、下部電極１０６aと側壁電極１０８か
らなる筒型ストレージ電極１９を形成した（図９参
照）。この筒型ストレージ電極１９の面積は１．７μｍ
2である。次に、 １０）厚さ０．０８ｆ（０．０２μｍ）の五酸化タンタ
ル膜２０をＣＶＤ法で堆積させ、 １１）窒化チタン膜を０．１２ｆ（０．０３μｍ）堆積
させてプレート電極２１を形成し、キャパシタを完成さ
せた。
【００３３】工程１１）で示したプレート電極２１を堆
積させる際、隣接する電極１０８（五酸化タンタル膜２
０は形成されている）との最小間隔は、０．４４ｆ
（０．１１μｍ）、同間隔の間隙における最大アスペク
ト比は２．７となった。次に述べる従来法と比較する
と、最小間隔は約２倍、アスペクト比は約半分であっ
た。これによって、プレート電極２１を堆積させる際に
「微小な空洞」は発生せず、キャパシタの動作不良発生
率は０．１％以下であった。
積させる際、隣接する電極１０８（五酸化タンタル膜２
０は形成されている）との最小間隔は、０．４４ｆ
（０．１１μｍ）、同間隔の間隙における最大アスペク
ト比は２．７となった。次に述べる従来法と比較する
と、最小間隔は約２倍、アスペクト比は約半分であっ
た。これによって、プレート電極２１を堆積させる際に
「微小な空洞」は発生せず、キャパシタの動作不良発生
率は０．１％以下であった。
【００３４】なお、プレート電極２１を堆積させる際の
電極１０８の筒内側のアスペクト比は１．５程度とな
り、前記間隙部よりも低いアスペクト比となって、プレ
ート電極２１の形成が容易であった。また、隣接するス
トレージ電極間において筒外側の対向する面の間の最短
の距離は０．６ｆであり、更に、ストレージ電極の筒内
側の最短の距離は前記したように０．８ｆであり、後者
がやや大きいが両者とも概ね等しい。これを両者共、全
く等しく（０．７ｆ）することが可能であり、逆に後者
をやや小さくすることも可能である。
電極１０８の筒内側のアスペクト比は１．５程度とな
り、前記間隙部よりも低いアスペクト比となって、プレ
ート電極２１の形成が容易であった。また、隣接するス
トレージ電極間において筒外側の対向する面の間の最短
の距離は０．６ｆであり、更に、ストレージ電極の筒内
側の最短の距離は前記したように０．８ｆであり、後者
がやや大きいが両者とも概ね等しい。これを両者共、全
く等しく（０．７ｆ）することが可能であり、逆に後者
をやや小さくすることも可能である。
【００３５】以上のように、キャパシタに最小加工寸法
に満たない寸法を導入して形成することにより、信頼性
の高いキャパシタを形成することができた。なお、工程
４）では、レジストパターンを細めたが、代わりに、工
程５）で形成した直方体１０７aをウェットエッチング
又はアッシングによる等方性エッチングを施して細める
ことでも同じ効果を得ることができる。
に満たない寸法を導入して形成することにより、信頼性
の高いキャパシタを形成することができた。なお、工程
４）では、レジストパターンを細めたが、代わりに、工
程５）で形成した直方体１０７aをウェットエッチング
又はアッシングによる等方性エッチングを施して細める
ことでも同じ効果を得ることができる。
【００３６】さらに、本実施例では、キャパシタ間の間
隔の方が、キャパシタ内の最小間隔よりやや狭く、この
狭い方のキャパシタ間の間隙部の肩にエッチングバック
による傾斜があり、より狭い間隙部内に、堆積膜が入り
易くなっているが、勿論、キャパシタ間の間隔の方が、
キャパシタ内の最小間隔より広い場合には、狭い方のキ
ャパシタ内の凹部の肩に傾斜があるようにした方が良
い。
隔の方が、キャパシタ内の最小間隔よりやや狭く、この
狭い方のキャパシタ間の間隙部の肩にエッチングバック
による傾斜があり、より狭い間隙部内に、堆積膜が入り
易くなっているが、勿論、キャパシタ間の間隔の方が、
キャパシタ内の最小間隔より広い場合には、狭い方のキ
ャパシタ内の凹部の肩に傾斜があるようにした方が良
い。
【００３７】また、工程７）では、エッチングバックを
用いたが、この代わりに、ＣＭＰを用いても同じ効果を
得ることができる。
用いたが、この代わりに、ＣＭＰを用いても同じ効果を
得ることができる。
【００３８】なお、工程７）で採用した直方体１０７a
の上面の導電膜のＣＭＰによる除去は、勿論、直方体１
０７aの上面の一辺が前記のように最小加工寸法に満た
ない場合に限らず、任意の寸法である場合に適用するこ
とができる。また、工程８）で採用した自己整合加工
は、勿論、マスク（側壁電極１０８及び直方体１０７
a）の直方体１０７aの上面の一辺が前記のように最小加
工寸法に満たない場合に限らず、任意の寸法である場合
に適用することが可能である。更に、工程４）で形成し
た寸法縮小のマスク１１１は、勿論、筒型電極の形成に
限らず、筒型以外の形状の電極の形成のために用いるこ
とができる。
の上面の導電膜のＣＭＰによる除去は、勿論、直方体１
０７aの上面の一辺が前記のように最小加工寸法に満た
ない場合に限らず、任意の寸法である場合に適用するこ
とができる。また、工程８）で採用した自己整合加工
は、勿論、マスク（側壁電極１０８及び直方体１０７
a）の直方体１０７aの上面の一辺が前記のように最小加
工寸法に満たない場合に限らず、任意の寸法である場合
に適用することが可能である。更に、工程４）で形成し
た寸法縮小のマスク１１１は、勿論、筒型電極の形成に
限らず、筒型以外の形状の電極の形成のために用いるこ
とができる。
【００３９】＜比較例２＞本発明の効果を明らかにする
ため、従来の筒型キャパシタを前記配線層１６の上に形
成して比較した。メモリセルの寸法は、本発明の筒型キ
ャパシタの場合と同じであり、最小加工寸法も同一であ
る。但し、キャパシタの寸法は、本発明の場合と異なっ
て形成される。
ため、従来の筒型キャパシタを前記配線層１６の上に形
成して比較した。メモリセルの寸法は、本発明の筒型キ
ャパシタの場合と同じであり、最小加工寸法も同一であ
る。但し、キャパシタの寸法は、本発明の場合と異なっ
て形成される。
【００４０】キャパシタの構造及び製造工程を図１２の
工程図を用いて説明する。なお、図１１に筒型ストレー
ジ電極１９とその接続部ＳＮ cont の平面図を示す。キ
ャパシタの形成は、まず、 １）接続プラグ１７の上にタングステン膜（図１２では
示さず）をＣＶＤ法（スパッタ法も可能である）で厚さ
０．２ｆ（０．０５μｍ）堆積させ、次に、 ２）フォトリソグラフィにより、３ｆ×１ｆ（０．７５
μｍ×０．２５μｍ）のレジストパターン１０２を形成
し、 ３）ドライエッチングにより、同３ｆ×１ｆ寸法のスト
レージの下部電極１０６aを形成した。続いて、 ４）この上に厚さ０．３μｍの二酸化珪素膜１０７を形
成し、更に、 ５）その上にストレージ下部電極と同じ寸法（３ｆ×１
ｆ）のレジストパターン１０２をフォトリソグラフィに
より形成した。次に、 ６）二酸化珪素膜１０７をエッチングして、筒型キャパ
シタの芯となる直方体１０７aを形成し、 ７）この上からタングステンを厚さ０．３ｆ（０．０７
５μｍ）堆積させ、 ８）エッチングバックにより、０．３ｆ厚さの側壁電極
１０８を形成した。続いて、二酸化珪素膜膜の直方体１
０７aをウェットエッチングにより除去し、底面の下部
電極１０６aと側壁電極１０８とからなるストレージ電
極１９を形成した。ストレージ電極１９の面積は、１．
７μｍ2 である。また、隣接するストレージ電極の間の
寸法は、０．４ｆとなる。次に、 ９）厚さ０．０８ｆ（０．０２μｍ）の五酸化タンタル
膜２０をＣＶＤ法で堆積させ、その上に、 １０）窒化チタン膜を０．１２ｆ（０．０３μｍ）を堆
積させてプレート電極２１を形成し、キャパシタ構造を
完成させた。
工程図を用いて説明する。なお、図１１に筒型ストレー
ジ電極１９とその接続部ＳＮ cont の平面図を示す。キ
ャパシタの形成は、まず、 １）接続プラグ１７の上にタングステン膜（図１２では
示さず）をＣＶＤ法（スパッタ法も可能である）で厚さ
０．２ｆ（０．０５μｍ）堆積させ、次に、 ２）フォトリソグラフィにより、３ｆ×１ｆ（０．７５
μｍ×０．２５μｍ）のレジストパターン１０２を形成
し、 ３）ドライエッチングにより、同３ｆ×１ｆ寸法のスト
レージの下部電極１０６aを形成した。続いて、 ４）この上に厚さ０．３μｍの二酸化珪素膜１０７を形
成し、更に、 ５）その上にストレージ下部電極と同じ寸法（３ｆ×１
ｆ）のレジストパターン１０２をフォトリソグラフィに
より形成した。次に、 ６）二酸化珪素膜１０７をエッチングして、筒型キャパ
シタの芯となる直方体１０７aを形成し、 ７）この上からタングステンを厚さ０．３ｆ（０．０７
５μｍ）堆積させ、 ８）エッチングバックにより、０．３ｆ厚さの側壁電極
１０８を形成した。続いて、二酸化珪素膜膜の直方体１
０７aをウェットエッチングにより除去し、底面の下部
電極１０６aと側壁電極１０８とからなるストレージ電
極１９を形成した。ストレージ電極１９の面積は、１．
７μｍ2 である。また、隣接するストレージ電極の間の
寸法は、０．４ｆとなる。次に、 ９）厚さ０．０８ｆ（０．０２μｍ）の五酸化タンタル
膜２０をＣＶＤ法で堆積させ、その上に、 １０）窒化チタン膜を０．１２ｆ（０．０３μｍ）を堆
積させてプレート電極２１を形成し、キャパシタ構造を
完成させた。
【００４１】最小加工寸法ｆで加工したにもかかわら
ず、工程１０で示したプレート電極２１の膜堆積時に
は、隣接する電極１０８（五酸化タンタル膜２０は形成
されている）との最小間隔は、０．２４ｆ（０．０６μ
ｍ）となり、同間隔の間隙における最大アスペクト比は
５以上となった。このような大きいアスペクト比である
ため、膜が十分成長せず、図１２の最下に示したように
プレート電極２１の欠落が生じ、「微小な空洞」が発生
した。これらがキャパシタ動作不良の原因になり、その
発生率は２１％以上であった。
ず、工程１０で示したプレート電極２１の膜堆積時に
は、隣接する電極１０８（五酸化タンタル膜２０は形成
されている）との最小間隔は、０．２４ｆ（０．０６μ
ｍ）となり、同間隔の間隙における最大アスペクト比は
５以上となった。このような大きいアスペクト比である
ため、膜が十分成長せず、図１２の最下に示したように
プレート電極２１の欠落が生じ、「微小な空洞」が発生
した。これらがキャパシタ動作不良の原因になり、その
発生率は２１％以上であった。
【００４２】＜実施例３＞キャパシタを複数のメモリセ
ル領域に亙って形成したＤＲＡＭを実施した。図１３に
同ＤＲＡＭの上面を示した。図１３において、１９-1，
１９-2，１９-3，１９-4は、複数のメモリセル領域に亙
って形成したストレージ電極を示す。
ル領域に亙って形成したＤＲＡＭを実施した。図１３に
同ＤＲＡＭの上面を示した。図１３において、１９-1，
１９-2，１９-3，１９-4は、複数のメモリセル領域に亙
って形成したストレージ電極を示す。
【００４３】メモリセルの領域は、実施例１の場合と同
じ４ｆ×３ｆの寸法とし、最小加工寸法のｆも０．２５
μｍとした。但し、本実施例においては、ストレージ電
極の加工幅は、最小加工寸法よりも狭くしている。
じ４ｆ×３ｆの寸法とし、最小加工寸法のｆも０．２５
μｍとした。但し、本実施例においては、ストレージ電
極の加工幅は、最小加工寸法よりも狭くしている。
【００４４】キャパシタの作成手順を図１４を用いて説
明する。同図は、図１３でＡ−Ｂ線で切断した面を示
す。同図の左側に示した平面図において、Ｃont1，Ｃon
t2，Ｃont3，Ｃont4は、各ストレージ電極とそれぞれの
接続プラグ１７との接続点を示す。まず、 １）接続プラグ１７がある第４配線層１６上にタングス
テン膜１０３を厚さ１．５２ｆ（０．３８μｍ）堆積さ
せ、続いて、 ２）二酸化珪素膜１１２を０．３μｍ堆積させ、 ３）フォトリソグラフィにより、７．８ｆ×１ｆ（１．
９５μｍ×０．２５μｍ）の寸法の斜めラインのレジス
トパターン１０２を、図１４中の上面図に示すように、
接続点Ｃont1，Ｃont3の上方向に一つ置きに形成した。
次に、 ４）軽くアッシングを施すことにより、このレジストパ
ターンを外側から１／４ｆ細め、７．３ｆ×０．５ｆ
（１．８３μｍ×０．１３μｍ）寸法の斜めライン１１
１を形成した。このマスクを用いて、 ５）ドライエッチングにより、７．３ｆ×０．５ｆ寸法
の二酸化珪素ラインマスク１１２aを形成した。続い
て、 ６）フォトリソグラフィにより、７．８ｆ×１ｆ寸法の
斜めラインを、図１４中の上面図に示すように、先に形
成した二酸化珪素ラインマスク１１２aと一つ置きに、
接続点Ｃont2，Ｃont4の上方向に形成した。次に、 ７）軽くアッシングを施すことにより、このレジストパ
ターンを外側から１／４ｆ細め、７．３ｆ×０．５ｆ寸
法の斜めライン１１１を形成した。このマスクと先に形
成した二酸化珪素ラインマスク１１２aを用いて、 ８）ドライエッチングにより、タングステン膜１０３を
加工して７．３ｆ×０．５ｆ寸法のライン１０３aを形
成した。ライン１０３aは、ストレージ電極１９-1，１
９-2，１９-3，１９-4となる。これ以降の工程は、前記
の実施例と同じく、 ９）キャパシタ誘電膜となる五酸化タンタル膜を０．０
２μｍ堆積させ、 １０）プレート電極１９となる窒化チタン膜を０．０４
μｍ堆積させてキャパシタを形成した。
明する。同図は、図１３でＡ−Ｂ線で切断した面を示
す。同図の左側に示した平面図において、Ｃont1，Ｃon
t2，Ｃont3，Ｃont4は、各ストレージ電極とそれぞれの
接続プラグ１７との接続点を示す。まず、 １）接続プラグ１７がある第４配線層１６上にタングス
テン膜１０３を厚さ１．５２ｆ（０．３８μｍ）堆積さ
せ、続いて、 ２）二酸化珪素膜１１２を０．３μｍ堆積させ、 ３）フォトリソグラフィにより、７．８ｆ×１ｆ（１．
９５μｍ×０．２５μｍ）の寸法の斜めラインのレジス
トパターン１０２を、図１４中の上面図に示すように、
接続点Ｃont1，Ｃont3の上方向に一つ置きに形成した。
次に、 ４）軽くアッシングを施すことにより、このレジストパ
ターンを外側から１／４ｆ細め、７．３ｆ×０．５ｆ
（１．８３μｍ×０．１３μｍ）寸法の斜めライン１１
１を形成した。このマスクを用いて、 ５）ドライエッチングにより、７．３ｆ×０．５ｆ寸法
の二酸化珪素ラインマスク１１２aを形成した。続い
て、 ６）フォトリソグラフィにより、７．８ｆ×１ｆ寸法の
斜めラインを、図１４中の上面図に示すように、先に形
成した二酸化珪素ラインマスク１１２aと一つ置きに、
接続点Ｃont2，Ｃont4の上方向に形成した。次に、 ７）軽くアッシングを施すことにより、このレジストパ
ターンを外側から１／４ｆ細め、７．３ｆ×０．５ｆ寸
法の斜めライン１１１を形成した。このマスクと先に形
成した二酸化珪素ラインマスク１１２aを用いて、 ８）ドライエッチングにより、タングステン膜１０３を
加工して７．３ｆ×０．５ｆ寸法のライン１０３aを形
成した。ライン１０３aは、ストレージ電極１９-1，１
９-2，１９-3，１９-4となる。これ以降の工程は、前記
の実施例と同じく、 ９）キャパシタ誘電膜となる五酸化タンタル膜を０．０
２μｍ堆積させ、 １０）プレート電極１９となる窒化チタン膜を０．０４
μｍ堆積させてキャパシタを形成した。
【００４５】作製したキャパシタの高さが１．５２ｆ
（０．３８μｍ）にも拘らず、ストレージ電極面積は、
１．７μｍ2 である。比較例１の従来法に示した直方体
ストレージ電極に比較すると、高さは３割低く、隣接す
るキャパシタ間のアスペクト比は１．５以下と小さい。
高さを低くすることができるのは、同じ高さで直方体よ
りも表面積を増やすことができるからである。
（０．３８μｍ）にも拘らず、ストレージ電極面積は、
１．７μｍ2 である。比較例１の従来法に示した直方体
ストレージ電極に比較すると、高さは３割低く、隣接す
るキャパシタ間のアスペクト比は１．５以下と小さい。
高さを低くすることができるのは、同じ高さで直方体よ
りも表面積を増やすことができるからである。
【００４６】このように、横長の線状キャパシタ構造と
することにより、キャパシタの占有面積や占有容積をほ
とんど変化させずに、信頼性の高いキャパシタを得るこ
とができる。なお、本実施例では、凸型キャパシタの場
合を示したが、勿論、筒型キャパシタを横長にして、こ
れを複数のメモリセル領域に亙って形成した場合でも同
じ効果を得ることができる。
することにより、キャパシタの占有面積や占有容積をほ
とんど変化させずに、信頼性の高いキャパシタを得るこ
とができる。なお、本実施例では、凸型キャパシタの場
合を示したが、勿論、筒型キャパシタを横長にして、こ
れを複数のメモリセル領域に亙って形成した場合でも同
じ効果を得ることができる。
【００４７】
【発明の効果】本発明によれば、導電膜や絶縁膜の形成
不良によって起こる微小な空洞の発生を避けることがで
きるので、キャパシタの動作不良発生率を大幅に低減し
た信頼性の高い半導体集積回路装置を得ることができ
る。従って、同装置の製造歩留まりを向上させ、コスト
を低減することができる。また、キャパシタは、最小加
工寸法から設定される小寸法のメモリセル領域において
容量を確保することができる構造を有しているので、半
導体集積回路装置の集積度を高めることができる。
不良によって起こる微小な空洞の発生を避けることがで
きるので、キャパシタの動作不良発生率を大幅に低減し
た信頼性の高い半導体集積回路装置を得ることができ
る。従って、同装置の製造歩留まりを向上させ、コスト
を低減することができる。また、キャパシタは、最小加
工寸法から設定される小寸法のメモリセル領域において
容量を確保することができる構造を有しているので、半
導体集積回路装置の集積度を高めることができる。
【図１】本発明に係る半導体集積回路装置及び当該装置
の製造方法の第１の実施例を説明するためのＤＲＡＭの
断面構造図。
の製造方法の第１の実施例を説明するためのＤＲＡＭの
断面構造図。
【図２】第１の実施例のＤＲＡＭのメモリセルを説明す
るための上面図。
るための上面図。
【図３】第１の実施例のＤＲＡＭのメモリセルを説明す
るための上面図とセル寸法を示した図。
るための上面図とセル寸法を示した図。
【図４】第１の実施例のメモリセル領域とキャパシタ領
域を説明するための上面図。
域を説明するための上面図。
【図５】第１の実施例のＤＲＡＭのキャパシタを説明す
るための工程図。
るための工程図。
【図６】従来法によるＤＲＡＭのキャパシタの第１の比
較例を説明するための工程図。
較例を説明するための工程図。
【図７】本発明の第２の実施例を説明するためのＤＲＡ
Ｍのメモリセルの上面図。
Ｍのメモリセルの上面図。
【図８】第２の実施例のＤＲＡＭを説明するための断面
構造図。
構造図。
【図９】第２の実施例のメモリセル領域とキャパシタ領
域を説明するための平面図。
域を説明するための平面図。
【図１０】第２の実施例のＤＲＡＭのキャパシタを説明
するための工程図。
するための工程図。
【図１１】従来法によるＤＲＡＭのキャパシタの第２の
比較例を説明するためのメモリセル領域とキャパシタ領
域の平面図。
比較例を説明するためのメモリセル領域とキャパシタ領
域の平面図。
【図１２】従来法によるＤＲＡＭのキャパシタの第２の
比較例を説明するための工程図。
比較例を説明するための工程図。
【図１３】本発明の第３の実施例を説明するためのＤＲ
ＡＭのメモリセルの上面図。
ＡＭのメモリセルの上面図。
【図１４】第３の実施例のＤＲＡＭのキャパシタを説明
するための工程図。
するための工程図。
【図１５】従来のＤＲＡＭの第１の例を説明するための
断面構造図。
断面構造図。
【図１６】図１５に示したＤＲＡＭのメモリセル領域と
キャパシタ領域の平面図。
キャパシタ領域の平面図。
【図１７】従来のＤＲＡＭの第２の例を説明するための
断面構造図。
断面構造図。
【図１８】図１７に示したＤＲＡＭのメモリセル領域と
キャパシタ領域の平面図。
キャパシタ領域の平面図。
１…半導体基板 ３，４…拡散層領域 ６…ワード線（ゲート電極） ７…トランジスタ部 ９，１１，１４，１６，２５…配線層 １０，１２，１５，１７…接続プラグ １８a…絶縁膜 １９…ストレージ電極 ２０…誘電体膜 ２１…プレート電極 ２２…パッシベーション膜 ２３…ビット線 １０７a…二酸化珪素直方体 １１２a…二酸化珪素ラインマスク １１１…アッシングにより細めたレジストマスク ｆ…最小加工寸法 ＳＡ…メモリセル領域 ＣＡ…キャパシタ領域 ＢＬ cont…ビット線接続部 ＳＮ cont…ストレージ電極接続部
フロントページの続き (72)発明者 中村 吉孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (14)
- 【請求項１】トランジスタの形成された半導体基板と、
当該基板上に積層された複数の配線層と、所定の配線層
に収容した多数のキャパシタと、当該キャパシタのスト
レージ電極を前記トランジスタの拡散層電極に接続する
ための接続プラグとを少なくとも有し、当該接続プラグ
が所定の配線層の下部の各配線層に形成されている半導
体集積回路装置において、 前記キャパシタを収容する所定の配線層は、当該配線層
に接する下部配線層を被う絶縁膜を備え、当該絶縁膜
は、接続プラグの部位において貫通した凹部を有し、前
記キャパシタは、当該凹部の側面及び底面を被う導電膜
からなるストレージ電極と、当該ストレージ電極及び前
記絶縁膜上面を被う誘電体膜と、当該誘電体膜を被う導
電膜からなるプレート電極とをもって構成され、キャパ
シタを相互に分離するための領域が前記絶縁膜によって
構成されていることを特徴とする半導体集積回路装置。 - 【請求項２】前記キャパシタ分離領域は、隣接するキャ
パシタのストレージ電極間の距離によって呈する当該分
離領域の寸法の最短が凹部内プレート電極の内側の対抗
する側面間の最短距離よりも短いことを特徴とする請求
項１に記載の半導体集積回路装置。 - 【請求項３】トランジスタの形成された半導体基板と、
当該基板上に積層された複数の配線層と、所定の配線層
に収容した多数のキャパシタと、当該キャパシタのスト
レージ電極を前記トランジスタの拡散層電極に接続する
ための接続プラグとを少なくとも有し、当該接続プラグ
が所定の配線層の下部の各配線層に形成され、かつ、前
記ストレージ電極がその周縁に沿って突起部を有する筒
型ストレージ電極をなす半導体集積回路装置において、 前記筒型のストレージ電極は、筒内側の対向する面の間
の最短の距離が最小加工寸法よりも短い構造をなしてい
ることを特徴とする半導体集積回路装置。 - 【請求項４】隣接するストレージ電極間の筒外側の対向
する面の間の最短の距離が前記内側の最短の距離と概ね
等しいことを特徴とする請求項３に記載の半導体集積回
路装置。 - 【請求項５】トランジスタの形成された半導体基板と、
当該基板上に積層された複数の配線層と、所定の配線層
に収容した多数のキャパシタと、当該キャパシタのスト
レージ電極を前記トランジスタの拡散層電極に接続する
ための接続プラグとを少なくとも有し、当該接続プラグ
が所定の配線層の下部の各配線層に形成され、かつ、前
記ストレージ電極が直方体の構造をなす半導体集積回路
装置において、 基板面に投影したメモリセル領域を接続プラグの位置を
ほぼ中心とした長方形領域に区分した際、前記キャパシ
タは、複数のメモリセル領域に亙って形成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項６】トランジスタの形成された半導体基板と、
当該基板上に積層された複数の配線層と、所定の配線層
に収容した多数のキャパシタと、当該キャパシタのスト
レージ電極を前記トランジスタの拡散層電極に接続する
ための接続プラグとを少なくとも有し、当該接続プラグ
が所定の配線層の下部の各配線層に形成されている半導
体集積回路装置の製造方法において、 前記キャパシタを形成する工程は、前記所定の配線層の
直下の層として定めた下部配線層の表面に絶縁膜を堆積
する工程と、当該絶縁膜を下部配線層の表面が露出する
まで掘り込んで接続プラグの部位に凹部を形成する工程
と、当該凹部の底面及び凹部の側面を含む前記絶縁膜の
表面に導電膜を堆積した後に凹部の側面及び底面以外の
頂部のみの導電膜を削除して凹部にストレージ電極を形
成する工程と、当該ストレージ電極の側面及び底面並び
に前記絶縁膜の上面に誘電体膜を堆積する工程と、当該
誘電体膜の上にプレート電極となる導電膜を堆積する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項７】前記頂部のみの導電膜削除は、研磨によっ
て行なうことを特徴とする請求項６に記載の半導体集積
回路装置の製造方法。 - 【請求項８】トランジスタの形成された半導体基板と、
当該基板上に積層された複数の配線層と、所定の配線層
に収容した多数のキャパシタと、当該キャパシタのスト
レージ電極を前記トランジスタの拡散層電極に接続する
ための接続プラグとを少なくとも有し、当該接続プラグ
が所定の配線層の下部の各配線層に形成され、かつ、前
記ストレージ電極がその周縁に沿って突起部を有する筒
型ストレージ電極をなす半導体集積回路装置の製造方法
において、 前記筒型ストレージ電極を形成する工程は、前記所定の
配線層の直下の層として定めた下部配線層の表面に下部
導電膜を堆積した後、その上に下地材を形成する工程
と、上面の一辺が最小加工寸法のパターンを有するレジ
ストマスクを当該下地材の上に形成した後、基板全面に
レジストの等方性エッチングを施すことによって上面の
一辺が最小加工寸法に満たないパターンを有する縮小レ
ジストマスクを形成する工程と、当該縮小レジストマス
クをエッチングマスクとして用いて下地材を凸型に加工
する工程と、当該凸型下地材を用いて筒型電極を形成す
る工程を有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項９】前記筒型電極を形成する工程は、前記凸型
下地材の表面と凸型下地材以外の前記下部導電膜の表面
に上部導電膜を堆積する工程と、凸型下地材の上面の上
部導電膜を研磨によって除去する工程と、上面の上部導
電膜を除去した後の構造体をエッチングマスクとして自
己整合的にエッチングバックを行なうことにより、構造
体底部以外の下部導電膜領域を除去する工程とを有する
ことを特徴とする請求項８に記載の半導体集積回路装置
の製造方法。 - 【請求項１０】前記筒型電極を形成する工程は、前記凸
型下地材の表面と凸型下地材以外の前記下部導電膜の表
面に上部導電膜を堆積する工程と、凸型下地材の上面の
上部導電膜をエッチングバックによって除去する工程
と、上面の上部導電膜を除去した後の構造体をエッチン
グマスクとして自己整合的にエッチングバックを行なう
ことにより、構造体底部以外の下部導電膜領域を除去す
る工程とを有することを特徴とする請求項８に記載の半
導体集積回路装置の製造方法。 - 【請求項１１】トランジスタの形成された半導体基板
と、当該基板上に積層された複数の配線層と、所定の配
線層に収容した多数のキャパシタと、当該キャパシタの
ストレージ電極を前記トランジスタの拡散層電極に接続
するための接続プラグとを少なくとも有し、当該接続プ
ラグが所定の配線層の下部の各配線層に形成され、か
つ、前記ストレージ電極が直方体の構造をなす半導体集
積回路装置の製造方法において、 前記直方体ストレージ電極を形成する工程は、前記所定
の配線層の直下の層として定めた下部配線層の表面に導
電膜を形成する工程と、基板面に投影したメモリセル領
域を接続プラグの位置をほぼ中心とした長方形領域に区
分した際、上面の一辺が最小加工寸法のパターンを有す
るレジストマスクを複数のメモリセル領域に亙って前記
導電膜の上に形成した後に当該レジストマスクに等方性
エッチングを施して上面の一辺が最小加工寸法に満たな
いパターンを有する縮小レジストマスクを形成する工程
と、当該縮小レジストマスクをエッチングマスクとして
用いて導電膜を加工することによって直方体電極を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項１２】トランジスタの形成された半導体基板
と、当該基板上に積層された複数の配線層と、所定の配
線層に収容した多数のキャパシタと、当該キャパシタの
ストレージ電極を前記トランジスタの拡散層電極に接続
するための接続プラグとを少なくとも有し、当該接続プ
ラグが所定の配線層の下部の各配線層に形成され、か
つ、前記ストレージ電極がその周縁に沿って突起部を有
する筒型ストレージ電極をなす半導体集積回路装置の製
造方法において、 前記筒型ストレージ電極を形成する工程は、筒型ストレ
ージ電極を形成するために用いるマスク用絶縁膜を堆積
する工程と、当該絶縁膜を凸型の直方体絶縁体に加工す
る工程と、当該直方体絶縁体の表面と直方体絶縁体以外
の前記絶縁膜の表面に導電膜を堆積する工程と、凸型下
地材の上面の導電膜を研磨により除去する工程と、当該
上面の導電膜を除去した凸型下地材を用いて筒型電極を
形成する工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項１３】トランジスタの形成された半導体基板
と、当該基板上に積層された複数の配線層と、所定の配
線層に収容した多数のキャパシタと、当該キャパシタの
ストレージ電極を前記トランジスタの拡散層電極に接続
するための接続プラグとを少なくとも有し、当該接続プ
ラグが所定の配線層の下部の各配線層に形成され、か
つ、前記ストレージ電極がその周縁に沿って突起部を有
する筒型ストレージ電極をなす半導体集積回路装置の製
造方法において、 前記筒型ストレージ電極を形成する工程は、前記所定の
配線層の直下の層として定めた下部配線層の表面に下部
導電膜を堆積した後、その上に絶縁膜を堆積する工程
と、当該絶縁膜を凸型の直方体をなす絶縁体に加工する
工程と、当該直方体絶縁体の表面と直方体絶縁体以外の
前記下部導電膜の表面に上部導電膜を堆積する工程と、
直方体絶縁体の上面の上部導電膜を研磨又はエッチング
バックのいずれかにより除去する工程と、上面の上部導
電膜を除去した後の構造体をエッチングマスクとして自
己整合的にエッチングバックを行なうことにより、下部
導電膜の構造体底部以外の領域を除去する工程と、当該
構造体の絶縁体を除去することによって筒型電極を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項１４】トランジスタの形成された半導体基板
と、当該基板上に積層された複数の配線層と、所定の配
線層に収容した多数のキャパシタと、当該キャパシタの
ストレージ電極を前記トランジスタの拡散層電極に接続
するための接続プラグとを少なくとも有し、当該接続プ
ラグが所定の配線層の下部の各配線層に形成されている
半導体集積回路装置の製造方法において、 前記ストレージ電極を形成する工程は、ストレージ電極
を形成するために用いる下地材の上に上面の一辺が最小
加工寸法のパターンを有するレジストマスクを形成した
後、基板全面にレジストの等方性エッチングを施すこと
によって上面の一辺が最小加工寸法に満たないパターン
を有する縮小レジストマスクを形成する工程と、当該縮
小レジストマスクをエッチングマスクとして用いて下地
材を加工する工程と、加工した下地材を用いて電極を形
成する工程を有することを特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8086409A JPH09283719A (ja) | 1996-04-09 | 1996-04-09 | 半導体集積回路装置及び当該装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8086409A JPH09283719A (ja) | 1996-04-09 | 1996-04-09 | 半導体集積回路装置及び当該装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283719A true JPH09283719A (ja) | 1997-10-31 |
Family
ID=13886077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8086409A Pending JPH09283719A (ja) | 1996-04-09 | 1996-04-09 | 半導体集積回路装置及び当該装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283719A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177068A (ja) * | 1999-11-11 | 2001-06-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子並びにその製造方法 |
| US6380579B1 (en) | 1999-04-12 | 2002-04-30 | Samsung Electronics Co., Ltd. | Capacitor of semiconductor device |
| KR100356136B1 (ko) * | 1999-12-23 | 2002-10-19 | 동부전자 주식회사 | 반도체 장치 제조 방법 |
| US6964899B2 (en) | 2003-04-07 | 2005-11-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2006191137A (ja) * | 2006-02-23 | 2006-07-20 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7189616B2 (en) | 2001-02-09 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
| KR100764336B1 (ko) * | 2002-06-29 | 2007-10-05 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 및 그 제조방법 |
| KR100937993B1 (ko) * | 2003-04-29 | 2010-01-21 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 그 제조 방법 |
-
1996
- 1996-04-09 JP JP8086409A patent/JPH09283719A/ja active Pending
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| US7285462B2 (en) | 2001-02-09 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same |
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