TW202329375A - 半導體裝置 - Google Patents

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金泰均
李珍秀
閔孝善
丁炯碩
崔在亨
韓東旭
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Abstract

一種半導體裝置包括位於基板上的底部電極。在平面圖中，底部電極之間設置有支撐圖案。頂部電極覆蓋底部電極及支撐圖案。底部電極與頂部電極之間以及支撐圖案與頂部電極之間設置有介電層。底部電極與介電層之間以及支撐圖案與介電層之間設置有頂蓋圖案。頂蓋圖案覆蓋支撐圖案的側表面的至少一部分，且延伸以覆蓋支撐圖案的頂表面及底部電極的頂表面。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案基於35 U.S.C. §119主張於2022年1月4日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0000938號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於一種半導體裝置，且具體而言是有關於一種包括電容器的半導體記憶體裝置。
半導體裝置由於其小大小、多功能性及低成本特性而成為電子工業中越來越流行的元件。半導體裝置包括用於儲存資料的半導體記憶體裝置、用於處理資料的半導體邏輯裝置以及包括記憶體元件與邏輯元件兩者的混合半導體裝置。
鑒於電子裝置的高速及低功耗的最近趨勢，正在開發電子裝置中的半導體裝置以提供高操作速度及/或低操作電壓。因此，需要提高半導體裝置的積體密度。然而，隨著半導體裝置的積體密度的提高，半導體裝置可能遭受電特性及生產良率（production yield）劣化的問題。因此，正在進行諸多研究以提高半導體裝置的電特性及生產良率。
本發明概念的實施例提供一種具有提高的電特性的半導體裝置。
本發明概念的實施例提供一種可以高生產良率來製作的半導體裝置。
根據本發明概念的實施例，一種半導體裝置包括位於基板上的底部電極。在平面圖中，底部電極之間設置有支撐圖案。頂部電極覆蓋底部電極及支撐圖案。底部電極與頂部電極之間以及支撐圖案與頂部電極之間設置有介電層。底部電極與介電層之間以及支撐圖案與介電層之間夾置有頂蓋圖案。頂蓋圖案覆蓋支撐圖案的側表面的至少一部分，且延伸以覆蓋支撐圖案的頂表面及底部電極的頂表面。
根據本發明概念的實施例，一種半導體裝置包括位於基板上的底部電極。在平面圖中，底部電極之間設置有支撐圖案。頂部電極覆蓋底部電極及支撐圖案。底部電極與頂部電極之間以及支撐圖案與頂部電極之間設置有介電層。底部電極的頂表面與介電層之間以及支撐圖案的頂表面與介電層之間夾置有頂蓋圖案。底部電極的頂表面定位於較支撐圖案的頂表面低的高度處。
根據本發明概念的實施例，一種半導體裝置包括包含有效圖案（active pattern）的基板。有效圖案中佈置有雜質區。基板中設置有字元線。字元線延伸以與有效圖案交叉。基板上設置有位元線。位元線在與字元線交叉的方向上延伸。基板上設置有儲存節點接觸件。儲存節點接觸件電性連接至雜質區。搭接接墊（landing pad）電性連接至儲存節點接觸件。底部電極電性連接至搭接接墊。在平面圖中，底部電極與相鄰的底部電極之間設置有上部支撐圖案及下部支撐圖案。頂部電極覆蓋底部電極及上部支撐圖案。底部電極與頂部電極之間以及上部支撐圖案與頂部電極之間設置有介電層。底部電極的頂表面與介電層之間以及上部支撐圖案的頂表面與介電層之間夾置有頂蓋圖案。頂蓋圖案覆蓋上部支撐圖案的側表面的至少一部分，且延伸以覆蓋上部支撐圖案的頂表面及底部電極的頂表面。
現將參照其中示出實例性實施例的附圖來更全面地闡述本發明概念的實例性實施例。
圖1是示出根據本發明概念實施例的半導體裝置的平面圖。圖2是沿圖1所示的線A-A'截取的剖視圖。
參照圖1及圖2，可提供基板10。基板10可為半導體基板。舉例而言，在實施例中，基板10可為矽基板、鍺基板或矽鍺基板。
基板10上可設置有層間絕緣層12。層間絕緣層12可覆蓋基板10的頂表面的至少一部分。作為實例，在實施例中，層間絕緣層12可由氮化矽、氧化矽或氮氧化矽中的至少一者形成或者包含氮化矽、氧化矽或氮氧化矽中的至少一者。然而，本發明概念的實施例未必限於此。作為另一實例，層間絕緣層12可包括空區（empty region）。
層間絕緣層12中可設置有導電接觸件14。導電接觸件14可在第一方向D1及第二方向D2上彼此間隔開，第一方向D1與第二方向D2平行於基板10的頂表面且彼此交叉。舉例而言，在實施例中，第一方向D1與第二方向D2可彼此垂直。在實施例中，導電接觸件14中的每一者可由經摻雜半導體材料（例如，複晶矽）、金屬-半導體化合物材料（例如，矽化鎢）、導電金屬氮化物材料（例如，氮化鈦、氮化鉭及氮化鎢）或金屬材料（例如，鈦、鎢及鉭）中的至少一者形成或者包含其中的至少一者。導電接觸件14可電性連接至形成於基板10中的雜質區（例如，源極/汲極端子）。
層間絕緣層12上可設置有蝕刻終止圖案420（例如，蝕刻終止圖案420在垂直於基板10的頂表面的第三方向D3上直接設置於層間絕緣層12上）。蝕刻終止圖案420可覆蓋層間絕緣層12且可暴露出導電接觸件14。在實施例中，蝕刻終止圖案420可由氧化矽、SiCN或SiBN中的至少一者形成或者包含氧化矽、SiCN或SiBN中的至少一者。
導電接觸件14上可設置有底部電極BE（例如，底部電極BE在第三方向D3上直接設置於導電接觸件14上）。底部電極BE可被佈置成穿透蝕刻終止圖案420，且可分別電性連接至導電接觸件14。在實施例中，底部電極BE中的每一者可具有柱形狀（pillar shape）。在實施例中，底部電極BE中的每一者可具有帶有封閉底表面的圓柱形狀（cylinder shape）。
底部電極BE可在第一方向D1及第二方向D2上彼此間隔開。舉例而言，在實施例中，當在平面圖中觀察時，底部電極BE可以蜂巢形狀進行佈置。底部電極BE中的每一者可定位於由其他六個底部電極BE界定的六邊形的中心處。底部電極BE可由導電材料中的至少一者形成或者包含導電材料中的至少一者。舉例而言，在實施例中，底部電極BE可由以下中的至少一者形成或者包含以下中的至少一者：金屬材料（例如，鈷、鈦、鎳、鎢及鉬）、金屬氮化物材料（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））、貴金屬（例如，鉑（Pt）、釕（Ru）及銥（Ir））、導電氧化物材料（例如，PtO、RuO 2、IrO 2、SRO（SrRuO 3）、BSRO（(Ba,Sr)RuO 3）、CRO（CaRuO 3）及鑭鍶鈷氧（lanthanum strontium cobalt oxide，LSCo））或金屬矽化物材料。然而，本發明概念的實施例未必限於此。
基板10上可設置有上部支撐圖案US及下部支撐圖案LS。上部支撐圖案US與下部支撐圖案LS可在第三方向D3上彼此間隔開。上部支撐圖案US可定位於較下部支撐圖案LS高的高度處。在實施例中，可進一步提供在第三方向D3上彼此間隔開的附加支撐圖案，且在此實施例中，支撐圖案中的最上支撐圖案可被稱為上部支撐圖案US。上部支撐圖案US及下部支撐圖案LS可設置於底部電極BE之間。上部支撐圖案US及下部支撐圖案LS可與底部電極BE的側表面直接接觸，且可包圍底部電極BE的側表面。上部支撐圖案US及下部支撐圖案LS可實體地支撐底部電極BE。上部支撐圖案US及下部支撐圖案LS可與彼此相鄰的底部電極BE的側壁直接接觸。上部支撐圖案US在第三方向D3上的厚度可不同於下部支撐圖案LS在第三方向D3上的厚度。在實施例中，上部支撐圖案US及下部支撐圖案LS中的每一者可由氮化矽、SiBN或SiCN中的至少一者形成或者包含氮化矽、SiBN或SiCN中的至少一者。然而，本發明概念的實施例未必限於此。
底部電極BE的頂表面BEu可定位於較上部支撐圖案US的頂表面USu低的高度處。作為實例，底部電極BE的頂表面BEu可定位於較上部支撐圖案US的頂表面USu低且較上部支撐圖案US的底表面高的高度處。上部支撐圖案US的側表面USs可具有未利用底部電極BE來覆蓋的被暴露出的部分（例如，在第三方向D3上的上部部分）。上部支撐圖案US的側表面USs的其餘部分可與底部電極BE的側表面直接接觸。底部電極BE的頂表面BEu可定位於較下部支撐圖案LS的頂表面高的高度處。
上部支撐圖案US及底部電極BE上可設置有頂蓋圖案CP。頂蓋圖案CP可覆蓋上部支撐圖案US的側表面USs的未利用底部電極BE來覆蓋的被暴露出的部分。另外，頂蓋圖案CP可延伸以覆蓋上部支撐圖案US的頂表面USu及底部電極BE的頂表面BEu。舉例而言，頂蓋圖案CP可被佈置成覆蓋上部支撐圖案US的側表面USs的被暴露出的部分，且可延伸以覆蓋上部支撐圖案US的頂表面USu及底部電極BE的頂表面BEu。當在平面圖中觀察時，底部電極BE及上部支撐圖案US可與頂蓋圖案CP交疊。舉例而言，底部電極BE及上部支撐圖案US與頂蓋圖案CP垂直地交疊。
在實施例中，頂蓋圖案CP可由相對於底部電極BE具有蝕刻選擇性的材料形成或者包含所述材料。舉例而言，頂蓋圖案CP可由相對於將參照圖4來闡述的模製層（mold layer）（例如，氧化矽）具有蝕刻選擇性的材料形成或者包含所述材料。作為實例，頂蓋圖案CP可由氮化矽、複晶矽或SiCN中的至少一者形成或者包含氮化矽、複晶矽或SiCN中的至少一者。然而，本發明概念的實施例未必限於此。頂蓋圖案CP在第三方向D3上的厚度T1可處於約1奈米至約50奈米範圍內。
可在彼此相鄰的底部電極BE之間形成穿透孔（penetration hole）PH。作為實例，在實施例中，穿透孔PH中的每一者可具有圓形形狀（circular shape），且可設置於底部電極BE中的三個相鄰底部電極BE之間，以暴露出所述三個底部電極BE中的每一者的側表面的一部分。然而，本發明概念的實施例未必限於此，且可在多個底部電極BE之間以各種形狀提供穿透孔PH。穿透孔PH中的每一者可被設置成穿透頂蓋圖案CP以及上部支撐圖案US及下部支撐圖案LS。穿透孔PH中的每一者可被設置成暴露出蝕刻終止圖案420，例如蝕刻終止圖案420的上表面。
上部支撐圖案US、下部支撐圖案LS、底部電極BE、蝕刻終止圖案420及頂蓋圖案CP上可設置有介電層DL。介電層DL可共形地覆蓋上部支撐圖案US、下部支撐圖案LS、底部電極BE、蝕刻終止圖案420及頂蓋圖案CP。頂蓋圖案CP可夾置於底部電極BE的頂表面BEu與介電層DL之間。另外，頂蓋圖案CP亦可夾置於上部支撐圖案US的側表面USs的被暴露出的部分與介電層DL之間以及上部支撐圖案US的頂表面USu與介電層DL之間。介電層DL可被設置成部分地填充穿透孔PH。介電層DL與底部電極BE直接接觸，且可具有與底部電極BE的晶體結構相同或相似的晶體結構。舉例而言，在實施例中，介電層DL可具有正方結構（tetragonal structure）。在實施例中，介電層DL可由金屬氧化物材料（例如，HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3及TiO 2）或鈣鈦礦介電材料（例如，SrTiO 3（STO）、(Ba,Sr)TiO 3（BST）、BaTiO 3、鋯鈦酸鉛（lead zirconate titanate，PZT）及鋯鈦酸鉛鑭（lead lanthanum zirconate titanate，PLZT））中的至少一者形成或者包含其中的至少一者，且可具有單層式結構或多層式結構。然而，本發明概念的實施例未必限於此。
介電層DL上可設置有頂部電極TE。頂部電極TE可覆蓋底部電極BE、上部支撐圖案US及下部支撐圖案LS。頂部電極TE可填充穿透孔PH的其餘部分、上部支撐圖案US與下部支撐圖案LS之間的空間以及下部支撐圖案LS與蝕刻終止圖案420之間的空間。介電層DL可夾置於底部電極BE與頂部電極TE之間、上部支撐圖案US與頂部電極TE之間、下部支撐圖案LS與頂部電極TE之間以及頂蓋圖案CP與頂部電極TE之間。
在實施例中，頂部電極TE可由氮化鈦、經摻雜複晶矽或經摻雜矽鍺中的至少一者形成或者包含氮化鈦、經摻雜複晶矽或經摻雜矽鍺中的至少一者。頂部電極TE可具有單層式結構或多層式結構。底部電極BE、介電層DL及頂部電極TE可構成電容器CA。作為實例，在其中半導體裝置是記憶體裝置的實施例中，電容器CA可用作每一記憶體胞元（memory cell）的資料儲存元件。
圖3是沿圖1所示的線A-A'截取以示出根據本發明概念實施例的半導體裝置的剖視圖。為了說明簡潔起見，可藉由相同的參考編號來辨識先前闡述的元件，而不再對其予以贅述。
參照圖1及圖3，上部支撐圖案US及下部支撐圖案LS可設置於基板10上。當在平面圖中觀察時，上部支撐圖案US及下部支撐圖案LS可設置於底部電極BE之間。底部電極BE的頂表面BEu可定位於較上部支撐圖案US的底表面低的高度處，且可定位於較下部支撐圖案LS的頂表面高的高度處。舉例而言，上部支撐圖案US可與底部電極BE垂直地間隔開，且可不與底部電極BE的側表面直接接觸。
在實施例中，頂蓋圖案CP可覆蓋上部支撐圖案US的整個側表面USs。舉例而言，頂蓋圖案CP可直接覆蓋上部支撐圖案US的整個側向側表面及上部支撐圖案US的上表面。頂蓋圖案CP可自上部支撐圖案US的側表面USs延伸至底部電極BE的頂表面BEu，底部電極BE與上部支撐圖案US垂直地間隔開。位於上部支撐圖案US的側表面USs上的頂蓋圖案CP可夾置於上部支撐圖案US與介電層DL之間。設置於上部支撐圖案US與底部電極BE之間的頂蓋圖案CP可由介電層DL包圍。在實施例中，頂蓋圖案CP可進一步延伸至上部支撐圖案US的頂表面USu。頂蓋圖案CP可與上部支撐圖案US的側表面USs及底部電極BE的頂表面BEu直接接觸。因此，儘管上部支撐圖案US與底部電極BE間隔開，然而來自上部支撐圖案US的支撐力可經由頂蓋圖案CP施加於底部電極BE上。
圖4至圖11是示出製作圖2所示半導體裝置的方法的剖視圖，且在下文中，將參照圖4至圖11來更詳細地闡述製作圖2所示半導體裝置的方法。為了說明簡潔起見，可藉由相同的參考編號來辨識先前闡述的元件，而不再對其予以贅述。
參照圖4，可提供基板10。可在基板10上形成層間絕緣層12（例如，在第三方向D3上在基板10上直接形成層間絕緣層12）。可在層間絕緣層12中形成導電接觸件14（例如，在第三方向D3上在層間絕緣層12上直接形成導電接觸件14）。可在基板10上形成蝕刻終止層420L（例如，在第三方向D3上在基板10上直接形成蝕刻終止層420L）。可將蝕刻終止層420L形成為覆蓋層間絕緣層12的頂表面及導電接觸件14的頂表面。
可在蝕刻終止層420L上形成模製結構MS。模製結構MS可包括交替地堆疊於蝕刻終止層420L上（例如，在第三方向D3上）的模製層與支撐層。作為實例，模製結構MS可包括依序堆疊的第一模製層20、下部支撐層22、第二模製層24及上部支撐層26。然而，本發明概念的實施例未必限於此，且模製結構MS的層數可變化。在實施例中，下部支撐層22可由相對於第一模製層20具有蝕刻選擇性的材料形成或者包含所述材料。上部支撐層26可由相對於第二模製層24具有蝕刻選擇性的材料形成或者包含所述材料。在實施例中，第一模製層20與第二模製層24可由相同的材料形成或者包含相同的材料。作為實例，第一模製層20及第二模製層24可由氧化矽形成或者包含氧化矽。下部支撐層22與上部支撐層26可由相同的材料形成或者包含相同的材料。作為實例，下部支撐層22及上部支撐層26可由氮化矽、SiBN或SiCN中的至少一者形成或者包含氮化矽、SiBN或SiCN中的至少一者。
可在模製結構MS上（例如，在第三方向D3上）依序形成第一遮罩層40及第二遮罩圖案42。第一遮罩層40可覆蓋上部支撐層26。在實施例中，第一遮罩層40可由複晶矽、氮化矽或氮氧化矽中的至少一者形成或者包含複晶矽、氮化矽或氮氧化矽中的至少一者。然而，本發明概念的實施例未必限於此。可在第一遮罩層40上形成第二遮罩圖案42，且第二遮罩圖案42可具有第一開口OP1。可將第一開口OP1形成為暴露出第一遮罩層40的頂表面的部分。在實施例中，第二遮罩圖案42可由旋塗硬遮罩（spin-on-hardmask，SOH）材料或非晶碳層（amorphous carbon layer，ACL）中的至少一者形成或者包含其中的至少一者。然而，本發明概念的實施例未必限於此。
參照圖5，可使用第二遮罩圖案42作為蝕刻遮罩各向異性地蝕刻第一遮罩層40、模製結構MS及蝕刻終止層420L。因此，可將導電孔CH形成為當在平面圖中觀察時具有與第一開口OP1實質上相同的形狀。可將導電孔CH形成為在第三方向D3上穿透模製結構MS及蝕刻終止層420L，並暴露出導電接觸件14的頂表面。在蝕刻製程之後，可使用蝕刻終止層420L的未經蝕刻部分作為蝕刻終止圖案420。在實施例中，可藉由蝕刻製程來移除第一遮罩層40及第二遮罩圖案42。作為另外一種選擇，可藉由在蝕刻製程之後實行的附加移除製程來移除第一遮罩層40及第二遮罩圖案42。
參照圖6，可在模製結構MS上形成底部電極層50以填充導電孔CH。底部電極層50可覆蓋上部支撐層26以及導電接觸件14的被暴露出的頂表面。在實施例中，可藉由具有良好台階覆蓋性質（step coverage property）的沈積技術來形成底部電極層50。作為實例，可藉由化學氣相沈積（chemical vapor deposition，CVD）製程或原子層沈積（atomic layer deposition，ALD）製程來形成底部電極層50。然而，本發明概念的實施例未必限於此。
作為實例，可將底部電極層50形成為完全地填充導電孔CH。然而，本發明概念的實施例未必限於此。舉例而言，在實施例中，可將底部電極層50形成為共形地覆蓋導電孔CH中的每一者的內表面及模製結構MS的頂表面。在實施例中，底部電極層50可由以下中的至少一者形成或者包含以下中的至少一者：金屬材料（例如，鈷、鈦、鎳、鎢及鉬）、金屬氮化物材料（例如，氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）及氮化鎢（WN））、貴金屬（例如，鉑（Pt）、釕（Ru）及銥（Ir））、導電氧化物材料（例如，PtO、RuO 2、IrO 2、SRO（SrRuO 3）、BSRO（(Ba,Sr)RuO 3）、CRO（CaRuO 3）及LSCo）或金屬矽化物材料。然而，本發明概念的實施例未必限於此。
參照圖7，可移除底部電極層50的上部部分。底部電極層50的在移除上部部分之後剩餘的部分可形成分別填充導電孔CH的底部電極BE。舉例而言，在實施例中，可藉由回蝕製程（etch-back process）來移除底部電極層50的上部部分。底部電極BE可在第三方向D3上穿透模製結構MS，且可分別電性連接至導電接觸件14。在如圖6中所示其中形成底部電極層50以完全地填充導電孔CH的實施例中，可將底部電極BE中的每一者形成為具有柱形狀。在其中將底部電極層50形成為共形地覆蓋導電孔CH中的每一者的內表面及模製結構MS的頂表面的實施例中，可將底部電極BE中的每一者形成為具有帶有封閉底表面的圓柱形狀。
可將底部電極BE的頂表面BEu定位於較上部支撐層26的頂表面低的高度處。作為實例，可將底部電極BE的頂表面BEu定位於較上部支撐層26的頂表面低且較上部支撐層26的底表面高的高度處。上部支撐層26的側表面可具有未利用底部電極BE來覆蓋的被暴露出的部分（例如，在第三方向D3上的上部部分）。上部支撐層26的側表面的其餘部分可與底部電極BE的側表面直接接觸。可將底部電極BE的頂表面BEu定位於較下部支撐層22的頂表面高的高度處。
參照圖8，可在底部電極BE及上部支撐層26上形成頂蓋層CPa。頂蓋層CPa可覆蓋底部電極BE的頂表面BEu以及上部支撐層26的頂表面及側表面的被暴露出的部分。由於頂蓋層CPa，底部電極BE的頂表面BEu可不暴露於外部。在實施例中，頂蓋層CPa可由相對於底部電極BE、第一模製層20及第二模製層24具有蝕刻選擇性的材料形成或者包含所述材料。舉例而言，頂蓋層CPa可由例如氮化矽、複晶矽或SiCN中的至少一者形成或者包含例如氮化矽、複晶矽或SiCN中的至少一者。然而，本發明概念的實施例未必限於此。在實施例中，可藉由化學氣相沈積（CVD）製程或原子層沈積（ALD）製程來形成頂蓋層CPa。
參照圖9，可在頂蓋層CPa上（例如，在第三方向D3上）依序形成第三遮罩層60及第四遮罩圖案62。第三遮罩層60可覆蓋頂蓋層CPa。可在第三遮罩層60上形成第四遮罩圖案62，且第四遮罩圖案62可具有第二開口OP2。可將第二開口OP2形成為暴露出第三遮罩層60的頂表面的部分。在實施例中，第三遮罩層60可由例如複晶矽形成或者包含例如複晶矽。在實施例中，第四遮罩圖案62可由光阻劑材料（photoresist material）形成或者包含光阻劑材料。然而，本發明概念的實施例未必限於此。
參照圖10，可使用第四遮罩圖案62作為蝕刻遮罩各向異性地蝕刻第三遮罩層60、頂蓋層CPa及上部支撐層26。因此，可移除第三遮罩層60的與第二開口OP2垂直地交疊的一部分、頂蓋層CPa的與第二開口OP2垂直地交疊的一部分及上部支撐層26的與第二開口OP2垂直地交疊的一部分。頂蓋層CPa的其餘部分可形成頂蓋圖案CP，且上部支撐層26的其餘部分可形成上部支撐圖案US。另外，可將穿透孔PH形成為依序通過頂蓋圖案CP及上部支撐圖案US。穿透孔PH可與第二開口OP2垂直地交疊。在實施例中，可將穿透孔PH形成為暴露出第二模製層24的頂表面的部分。
接下來，可移除第二模製層24。因此，上部支撐圖案US的底表面、底部電極BE的側表面的部分以及下部支撐層22的頂表面可被暴露出。在實施例中，移除第二模製層24的製程可包括各向同性蝕刻製程（isotropic etching process）。在各向同性蝕刻製程期間，相對於第二模製層24具有蝕刻選擇性的頂蓋圖案CP、上部支撐圖案US及下部支撐層22可不被移除。頂蓋圖案CP可防止底部電極BE的上部部分由於各向同性蝕刻製程而被移除或損壞。在實施例中，可使用磷酸（H 3PO 4）來實行各向同性蝕刻製程。作為實例，可在實行移除第二模製層24的製程之前移除第三遮罩層60的其餘部分。然而，本發明概念的實施例未必限於此。
參照圖11，可蝕刻下部支撐層22的與穿透孔PH垂直地交疊的部分，以暴露出第一模製層20的頂表面的部分。下部支撐層22的其餘部分可形成下部支撐圖案LS。可使穿透孔PH延伸至下部支撐圖案LS中，且穿透孔PH可進一步穿透下部支撐圖案LS。
此後，可移除第一模製層20。因此，下部支撐圖案LS的底表面、底部電極BE的側表面的其餘部分以及蝕刻終止圖案420的頂表面可被暴露出。在實施例中，移除第一模製層20的製程可包括各向同性蝕刻製程。在各向同性蝕刻製程期間，相對於第一模製層20具有蝕刻選擇性的頂蓋圖案CP、上部支撐圖案US及下部支撐圖案LS可不被移除。頂蓋圖案CP可防止底部電極BE由於各向同性蝕刻製程而被移除或損壞。在實施例中，可使用磷酸（H 3PO 4）來實行各向同性蝕刻製程。
重新參照圖2，可在上部支撐圖案US、下部支撐圖案LS、底部電極BE、蝕刻終止圖案420及頂蓋圖案CP上形成介電層DL。可將介電層DL形成為共形地覆蓋上部支撐圖案US、下部支撐圖案LS、底部電極BE、蝕刻終止圖案420及頂蓋圖案CP。可將介電層DL形成為部分地填充穿透孔PH。作為形成介電層DL的結果，頂蓋圖案CP可夾置於底部電極BE的頂表面BEu與介電層DL之間、上部支撐圖案US的頂表面USu與介電層DL之間以及上部支撐圖案US的側表面USs的被暴露出的部分與介電層DL之間。
在實施例中，可將與底部電極BE直接接觸的介電層DL形成為具有與底部電極BE的晶體結構相同或相似的晶體結構。舉例而言，可將介電層DL形成為具有正方結構。可藉由具有良好台階覆蓋性質的沈積製程（例如，CVD或ALD製程）來形成介電層DL。
可在介電層DL上形成頂部電極TE。頂部電極TE可填充穿透孔PH的其餘部分，且可覆蓋底部電極BE的頂表面BEu。可將頂部電極TE形成為填充底部電極BE之間的空間、上部支撐圖案US與下部支撐圖案LS之間的空間以及下部支撐圖案LS與蝕刻終止圖案420之間的空間。作為形成頂部電極TE的結果，介電層DL可夾置於底部電極BE與頂部電極TE之間。底部電極BE、介電層DL及頂部電極TE可構成電容器CA。
圖12至圖16是示出製作圖3所示半導體裝置的方法的剖視圖，且在下文中，將參照圖12至圖16來更詳細地闡述製作圖3所示半導體裝置的方法。為了說明簡潔起見，可藉由相同的參考編號來辨識先前闡述的元件，而不再對其予以贅述。
參照圖12，可移除圖6所示底部電極層50的上部部分。底部電極層50在其上部部分被移除之後可形成分別填充導電孔CH的底部電極BE。可將底部電極BE的頂表面BEu形成為定位於較上部支撐層26的底表面低的高度處。舉例而言，可將底部電極BE形成為與上部支撐層26垂直地間隔開。可將底部電極BE形成為暴露出上部支撐層26的整個側表面及第二模製層24的側表面的一部分。可將底部電極BE的頂表面BEu形成為定位於較下部支撐層22的頂表面高的高度處。
參照圖13，可在底部電極BE及上部支撐層26上形成頂蓋層CPa。可將頂蓋層CPa形成為覆蓋上部支撐層26的側表面及第二模製層24的側表面的被暴露出的部分，且可使頂蓋層CPa延伸成覆蓋上部支撐層26的頂表面及底部電極BE的頂表面。由於頂蓋層CPa，底部電極BE的頂表面BEu可不暴露於外部。
參照圖14，可在頂蓋層CPa上（例如，在第三方向D3上）依序形成第三遮罩層60及第四遮罩圖案62。第三遮罩層60可覆蓋頂蓋層CPa。可在第三遮罩層60上形成第四遮罩圖案62，且第四遮罩圖案62可具有第二開口OP2。
參照圖15，在實施例中，可使用第四遮罩圖案62作為蝕刻遮罩各向異性地蝕刻第三遮罩層60、頂蓋層CPa及上部支撐層26。頂蓋層CPa的其餘部分可形成頂蓋圖案CP，且上部支撐層26的其餘部分可形成上部支撐圖案US。另外，可將穿透孔PH形成為依序通過頂蓋圖案CP及上部支撐圖案US。
接下來，可移除第二模製層24。因此，上部支撐圖案US的底表面、底部電極BE的側表面的部分以及下部支撐層22的頂表面可被暴露出。移除第二模製層24的製程可包括各向同性蝕刻製程。頂蓋圖案CP可防止底部電極BE的上部部分由於各向同性蝕刻製程而被移除或損壞。
參照圖16，可蝕刻下部支撐層22的與穿透孔PH垂直地交疊的部分，以暴露出第一模製層20的頂表面的部分。下部支撐層22的其餘部分可形成下部支撐圖案LS。
此後，可移除第一模製層20。因此，下部支撐圖案LS的底表面、底部電極BE的側表面的其餘部分以及蝕刻終止圖案420的頂表面可被暴露出。在實施例中，移除第一模製層20的製程可包括各向同性蝕刻製程。頂蓋圖案CP可防止底部電極BE由於各向同性蝕刻製程而被移除或損壞。
底部電極BE可由頂蓋圖案CP及下部支撐圖案LS支撐，且因此可不塌陷。舉例而言，頂蓋圖案CP可支撐底部電極BE的上部部分，而下部支撐圖案LS可支撐底部電極BE的下部部分。頂蓋圖案CP可與彼此間隔開的底部電極BE和上部支撐圖案US直接接觸，且因此，來自上部支撐圖案US的支撐力可經由頂蓋圖案CP施加於底部電極BE上。
重新參照圖3，介電層DL可共形地覆蓋上部支撐圖案US、下部支撐圖案LS、底部電極BE、蝕刻終止圖案420及頂蓋圖案CP。可將介電層DL設置成部分地填充穿透孔PH。可將介電層DL形成為包圍設置於上部支撐圖案US與底部電極BE之間的頂蓋圖案CP。
可在介電層DL上形成頂部電極TE。頂部電極TE可填充穿透孔PH的其餘部分，且可覆蓋底部電極BE的頂表面BEu。可將頂部電極TE形成為填充底部電極BE之間的空間、上部支撐圖案US與下部支撐圖案LS之間的空間以及下部支撐圖案LS與蝕刻終止圖案420之間的空間。
圖17是示出根據本發明概念實施例的半導體裝置的方塊圖。圖18是對應於圖17所示部分P1的放大平面圖。圖19是沿圖18所示的線A-A'截取的剖視圖。為了說明簡潔起見，可藉由相同的參考編號來辨識先前闡述的元件，而不再對其予以贅述。
參照圖17，半導體裝置可包括胞元區塊CB及周邊區塊PB，周邊區塊PB被佈置成包圍胞元區塊CB中的每一者。舉例而言，周邊區塊PB可環繞胞元區塊CB中的每一者（例如，在第一方向D1及第二方向D2上）。在實施例中，半導體裝置可為記憶體裝置，且胞元區塊CB中的每一者可包括胞元電路（例如，記憶體積體電路）。胞元區塊CB可在彼此交叉的第一方向D1與第二方向D2上彼此間隔開。舉例而言，第一方向D1與第二方向D2可彼此垂直。
周邊區塊PB可包括用於操作胞元電路的各種周邊電路，且周邊電路可電性連接至胞元電路。在實施例中，周邊區塊PB可包括感測放大器電路SA及子字元線驅動器電路SWD。在實施例中，感測放大器電路SA可被佈置成彼此面對，其中胞元區塊CB夾置於感測放大器電路SA之間（例如，在第一方向D1上），且子字元線驅動器電路SWD可被設置成彼此面對，其中胞元區塊CB夾置於子字元線驅動器電路SWD之間（例如，在第二方向D2上）。在實施例中，周邊區塊PB可更包括用於驅動感測放大器的電源電路（power circuit）及地電路（ground circuit）。然而，本發明概念的實施例未必限於此。
參照圖18及圖19，可提供包括胞元區的基板10。胞元區可為基板10的其中設置有圖17所示每一胞元區塊CB的區。在實施例中，基板10可為矽基板、鍺基板或矽鍺基板。然而，本發明概念的實施例未必限於此。
基板10的胞元區上可設置有有效圖案ACT。當在平面圖中觀察時，有效圖案ACT可在第一方向D1及第二方向D2上彼此間隔開。在實施例中，有效圖案ACT可為在平行於基板10的頂表面且相對於第一方向D1及第二方向D2傾斜的第四方向D4上延伸的條狀圖案（bar-shaped pattern）。有效圖案ACT中的一者的端部部分可定位於在第二方向D2上與有效圖案ACT中的所述一者相鄰的另一有效圖案ACT的中心附近。有效圖案ACT中的每一者可為基板10的在第三方向D3上自基板10延伸的突出部分。
有效圖案ACT之間可設置有裝置隔離層120。裝置隔離層120可設置於基板10中以界定有效圖案ACT。在實施例中，裝置隔離層120可由氧化矽、氮化矽及/或氮氧化矽中的至少一者形成或者包含氧化矽、氮化矽及/或氮氧化矽中的至少一者。然而，本發明概念的實施例未必限於此。
基板10中可設置有與有效圖案ACT及裝置隔離層120交叉的字元線WL。字元線WL可設置於在有效圖案ACT及裝置隔離層120中形成的凹槽（groove）中。在實施例中，字元線WL可在第二方向D2上延伸，且可在第一方向D1上彼此間隔開。字元線WL可隱埋於基板10中。
有效圖案ACT中可設置有雜質區（例如，雜質區可佈置於有效圖案ACT中）。雜質區可包括第一雜質區110a及第二雜質區110b。第二雜質區110b可分別設置於有效圖案ACT中的每一者的相對的端部中。第一雜質區110a中的每一者可形成於有效圖案ACT中對應的一者的一部分（例如，位於第二雜質區110b之間）中。第一雜質區110a與第二雜質區110b可包含相同導電類型（例如，n型）的雜質。
基板10的胞元區上可設置有緩衝圖案305。緩衝圖案305可覆蓋有效圖案ACT、裝置隔離層120及字元線WL。在實施例中，緩衝圖案305可由氧化矽、氮化矽及/或氮氧化矽中的至少一者形成或者包含氧化矽、氮化矽及/或氮氧化矽中的至少一者。
基板10上可設置有位元線BL。位元線BL可在第一方向D1上延伸，且可在第二方向D2上彼此間隔開。在實施例中，位元線BL中的每一者可包括依序堆疊（例如，在第三方向D3上）的第一歐姆圖案331及含金屬圖案330。第一歐姆圖案331可由金屬矽化物材料中的至少一者形成或者包含金屬矽化物材料中的至少一者。含金屬圖案330可由金屬材料（例如，鎢、鈦、鉭等）中的至少一者形成或者包含金屬材料（例如，鎢、鈦、鉭等）中的至少一者。
位元線BL與緩衝圖案305之間可夾置有複晶矽圖案310。
位元線BL與第一雜質區110a之間（例如，在第三方向D3上）可分別夾置有位元線接觸件DC。位元線BL可藉由位元線接觸件DC而電性連接至第一雜質區110a。在實施例中，位元線接觸件DC可由經摻雜複晶矽或未經摻雜複晶矽形成或者包含經摻雜複晶矽或未經摻雜複晶矽。
位元線接觸件DC可設置於凹陷區RE中。凹陷區RE可設置於彼此相鄰的第一雜質區110a的上部部分與裝置隔離層120的上部部分中。可佈置第一間隙填充絕緣圖案314及第二間隙填充絕緣圖案315以填充凹陷區RE的其餘部分。
位元線BL中的每一者的頂表面上可設置有位元線頂蓋圖案350。位元線頂蓋圖案350可設置於位元線BL中的每一者上以在第一方向D1上延伸，且位元線頂蓋圖案350中的相鄰者可在第二方向D2上彼此間隔開。在實施例中，位元線頂蓋圖案350可包括第一位元線頂蓋圖案351、第二位元線頂蓋圖案352及第三位元線頂蓋圖案353。位元線頂蓋圖案350可由氮化矽形成或者包含氮化矽。在實施例中，第一位元線頂蓋圖案351、第二位元線頂蓋圖案352及第三位元線頂蓋圖案353可由氮化矽形成或者包含氮化矽。然而，本發明概念的實施例未必限於此。
可佈置位元線間隔件SP以覆蓋複晶矽圖案310中的每一者的側表面、位元線接觸件DC中的每一者的上側表面、位元線BL中的每一者的側表面及位元線頂蓋圖案350的側表面。位元線間隔件SP可沿位元線BL中的每一者延伸（例如，在第一方向D1上）。
在實施例中，位元線間隔件SP可包括彼此間隔開（例如，在第二方向D2上）的第一子間隔件321與第二子間隔件325。在實施例中，第一子間隔件321與第二子間隔件325可藉由空氣間隙AG而彼此間隔開。然而，本發明概念的實施例未必限於此。第一子間隔件321可被設置成與位元線BL中的每一者的側表面直接接觸，且可延伸以覆蓋位元線頂蓋圖案350的側表面。第二子間隔件325可沿第一子間隔件321的側表面設置。在實施例中，第一子間隔件321及第二子間隔件325可由氮化矽、氧化矽或氮氧化矽中的至少一者形成或者包含氮化矽、氧化矽或氮氧化矽中的至少一者，且可具有單層式結構或多層式結構。然而，本發明概念的實施例未必限於此。第一子間隔件321與第二子間隔件325可由相同的材料形成或者包含相同的材料。
可佈置第四頂蓋圖案360以覆蓋第一子間隔件321的側表面，且第四頂蓋圖案360可延伸以覆蓋第二子間隔件325的頂表面。第四頂蓋圖案360可進一步覆蓋空氣間隙AG。
基板10上可設置有儲存節點接觸件BC，且儲存節點接觸件BC可夾置於位元線BL中的相鄰者之間。位元線間隔件SP可夾置於彼此間隔開的儲存節點接觸件BC與位元線BL之間。儲存節點接觸件BC可在第一方向D1及第二方向D2上彼此間隔開。儲存節點接觸件BC中的每一者可電性連接至第二雜質區110b中對應的一者。在實施例中，儲存節點接觸件BC可由經摻雜複晶矽或未經摻雜複晶矽形成或者包含經摻雜複晶矽或未經摻雜複晶矽。然而，本發明概念的實施例未必限於此。
儲存節點接觸件BC中的每一者上可設置有第二歐姆圖案341。在實施例中，第二歐姆圖案341可由金屬矽化物材料中的至少一者形成或者包含金屬矽化物材料中的至少一者。然而，本發明概念的實施例未必限於此。
可佈置擴散防止圖案342以共形地覆蓋第二歐姆圖案341、位元線間隔件SP及位元線頂蓋圖案350。擴散防止圖案342可由金屬氮化物材料（例如，氮化鈦及氮化鉭）中的至少一者形成或者包含金屬氮化物材料（例如，氮化鈦及氮化鉭）中的至少一者。第二歐姆圖案341可夾置於擴散防止圖案342與儲存節點接觸件BC中的每一者之間。
儲存節點接觸件BC上可分別設置有（例如，在第三方向D3上）搭接接墊LP。搭接接墊LP中的每一者可電性連接至儲存節點接觸件BC中對應的一者。在實施例中，搭接接墊LP可由含金屬材料中的至少一者（例如，鎢）形成或者包含含金屬材料中的至少一者（例如，鎢）。搭接接墊LP的上部部分可在第二方向D2上相對於儲存節點接觸件BC而移位（例如，偏移）。當在平面圖中觀察時，搭接接墊LP可在第一方向D1及第二方向D2上彼此間隔開。作為實例，搭接接墊LP可在第一方向D1及第二方向D2上彼此間隔開，或者可被佈置成Z字形（zigzag shape）。在實施例中，搭接接墊LP可對應於圖2及圖3所示導電接觸件14。
可佈置填充圖案400以包圍搭接接墊LP中的每一者。填充圖案400可夾置於搭接接墊LP中的相鄰者之間。作為實例，在實施例中，填充圖案400可由氮化矽、氧化矽或氮氧化矽中的至少一者形成或者包含氮化矽、氧化矽或氮氧化矽中的至少一者。然而，本發明概念的實施例未必限於此。舉例而言，在實施例中，填充圖案400可包括空區。填充圖案400可對應於圖2及圖3所示層間絕緣層12。
填充圖案400上可設置有（例如，在第三方向D3上）蝕刻終止圖案420。蝕刻終止圖案420可被佈置成暴露出搭接接墊LP的頂表面，且搭接接墊LP的頂表面上可分別設置有底部電極BE。底部電極BE中的每一者可電性連接至搭接接墊LP中對應的一者。
基板10上可設置有至少一個支撐圖案。支撐圖案可包括在第三方向D3上彼此間隔開的上部支撐圖案US與下部支撐圖案LS。當在平面圖中觀察時，支撐圖案可夾置於底部電極BE中的相鄰者之間。底部電極BE的頂表面BEu可定位於較上部支撐圖案US的頂表面USu低的高度處。作為實例，如圖19中所示，底部電極BE的頂表面BEu可定位於較上部支撐圖案US的底表面高的高度處。然而，本發明概念的實施例未必限於此。舉例而言，在如圖3中所示實施例中，底部電極BE的頂表面BEu可定位於較上部支撐圖案US的底表面低的高度處。
可佈置頂部電極TE以覆蓋底部電極BE及支撐圖案。底部電極BE與頂部電極TE之間以及支撐圖案與頂部電極TE之間可夾置有介電層DL。底部電極BE的頂表面BEu與介電層DL之間以及上部支撐圖案US與介電層DL之間可夾置有頂蓋圖案CP。頂蓋圖案CP可被佈置成覆蓋上部支撐圖案US的側表面USs的至少一部分，且可延伸以覆蓋上部支撐圖案US的頂表面USu及底部電極BE的頂表面BEu。底部電極BE、介電層DL及頂部電極TE可構成電容器CA。
蝕刻終止圖案420、底部電極BE、上部支撐圖案US、下部支撐圖案LS、頂蓋圖案CP、介電層DL及頂部電極TE可被配置成具有與參照圖1至圖3闡述的特徵實質上相同的特徵。
根據本發明概念的實施例，當對第一模製層20及第二模製層24實行各向同性蝕刻製程時，頂蓋圖案CP可防止底部電極BE的上部部分由於各向同性蝕刻製程而損壞。因此，可防止電容器CA的效能劣化，且藉此提高半導體裝置的電特性。
此外，根據形成底部電極BE的常規製程，底部電極BE的頂表面BEu可定位於較上部支撐圖案US的底表面低的高度處，且在此比較實施例中，底部電極BE可不由上部支撐圖案US支撐。由於底部電極BE具有高的長寬比（aspect ratio），因此在移除第一模製層20及第二模製層24的製程之後或期間，底部電極BE可能彎折或塌陷。相比之下，根據本發明概念的實施例，即使當底部電極BE的頂表面BEu定位於較上部支撐圖案US的底表面低的高度處時，頂蓋圖案CP可與底部電極BE和上部支撐圖案US二者直接接觸，且因此可用於有效地支撐底部電極BE。因此，可減少形成底部電極BE的製程中的製程故障（process failure），且藉此提高半導體裝置的生產良率。
根據本發明概念的實施例，可使用頂蓋圖案來防止底部電極在蝕刻模製層的製程中損壞。作為結果，可提高半導體裝置的電特性。
另外，即使當底部電極的頂表面定位於較上部支撐圖案的底表面低的水準處時，亦可使用頂蓋圖案以及上部支撐圖案來支撐底部電極。因此，可減少其中底部電極塌陷的製程故障，且藉此提高半導體裝置的生產良率。
儘管已具體地示出並闡述了本發明概念的非限制性實例性實施例，然而此項技術中具有通常知識者應理解，在不背離本發明概念的精神及範圍的條件下，可對其作出形式及細節上的改變。
10:基板 12:層間絕緣層 14:導電接觸件 20:第一模製層 22:下部支撐層 24:第二模製層 26:上部支撐層 40:第一遮罩層 42:第二遮罩圖案 50:底部電極層 60:第三遮罩層 62:第四遮罩圖案 110a:第一雜質區 110b:第二雜質區 120:裝置隔離層 305:緩衝圖案 310:複晶矽圖案 314:第一間隙填充絕緣圖案 315:第二間隙填充絕緣圖案 321:第一子間隔件 325:第二子間隔件 330:含金屬圖案 331:第一歐姆圖案 341:第二歐姆圖案 342:擴散防止圖案 350:位元線頂蓋圖案 351:第一位元線頂蓋圖案 352:第二位元線頂蓋圖案 353:第三位元線頂蓋圖案 360:第四頂蓋圖案 400:填充圖案 420:蝕刻終止圖案 420L:蝕刻終止層 A-A':線 ACT:有效圖案 AG:空氣間隙 BC:儲存節點接觸件 BE:底部電極 BEu、USu:頂表面 BL:位元線 CA:電容器 CB:胞元區塊 CH:導電孔 CP:頂蓋圖案 CPa:頂蓋層 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DC:位元線接觸件 DL:介電層 LP:搭接接墊 LS:下部支撐圖案 MS:模製結構 OP1:第一開口 OP2:第二開口 P1:部分 PB:周邊區塊 PH:穿透孔 RE:凹陷區 SA:感測放大器電路 SP:位元線間隔件 SWD:子字元線驅動器電路 T1:厚度 TE:頂部電極 US:上部支撐圖案 USs:側表面 WL:字元線
圖1是示出根據本發明概念實施例的半導體裝置的平面圖。 圖2及圖3是根據本發明概念實施例的沿圖1所示的線A-A'截取的剖視圖。 圖4至圖11是根據本發明概念實施例的沿圖1所示的線A-A'截取的剖視圖，其示出製作圖2所示半導體裝置的方法。 圖12至圖16是根據本發明概念實施例的沿圖1所示的線A-A'截取的剖視圖，其示出製作圖3所示半導體裝置的方法。 圖17是示出根據本發明概念實施例的半導體裝置的方塊圖。 圖18是根據本發明概念實施例的對應於圖17所示部分P1的放大平面圖。 圖19是根據本發明概念實施例的沿圖18所示的線A-A'截取的剖視圖。
10:基板
12:層間絕緣層
14:導電接觸件
420:蝕刻終止圖案
A-A':線
BE:底部電極
BEu、USu:頂表面
CA:電容器
CP:頂蓋圖案
D1:第一方向
D2:第二方向
D3:第三方向
DL:介電層
LS:下部支撐圖案
PH:穿透孔
T1:厚度
TE:頂部電極
US:上部支撐圖案
USs:側表面

Claims (10)

  1. 一種半導體裝置，包括： 底部電極，位於基板上； 支撐圖案，在平面圖中設置於所述底部電極之間； 頂部電極，覆蓋所述底部電極及所述支撐圖案； 介電層，設置於所述底部電極與所述頂部電極之間以及所述支撐圖案與所述頂部電極之間；以及 頂蓋圖案，夾置於所述底部電極與所述介電層之間以及所述支撐圖案與所述介電層之間， 其中所述頂蓋圖案覆蓋所述支撐圖案的側表面的至少一部分，且延伸以覆蓋所述支撐圖案的頂表面及所述底部電極的頂表面。
  2. 如請求項1所述的半導體裝置，其中所述頂蓋圖案包含相對於所述底部電極具有蝕刻選擇性的材料。
  3. 如請求項1所述的半導體裝置，其中所述頂蓋圖案包含相對於氧化矽具有蝕刻選擇性的材料。
  4. 如請求項1所述的半導體裝置，其中所述底部電極及所述支撐圖案與所述頂蓋圖案垂直地交疊。
  5. 如請求項1所述的半導體裝置，其中所述底部電極的所述頂表面定位於較所述支撐圖案的所述頂表面低的高度處。
  6. 如請求項1所述的半導體裝置，其中所述頂蓋圖案夾置於所述介電層與所述支撐圖案的所述頂表面之間以及所述介電層與所述底部電極的所述頂表面之間。
  7. 如請求項1所述的半導體裝置，其中所述頂蓋圖案覆蓋所述支撐圖案的整個所述側表面。
  8. 如請求項7所述的半導體裝置，其中所述底部電極的所述頂表面定位於較所述支撐圖案的底表面低的高度處。
  9. 一種半導體裝置，包括： 底部電極，位於基板上； 支撐圖案，在平面圖中設置於所述底部電極之間； 頂部電極，覆蓋所述底部電極及所述支撐圖案； 介電層，設置於所述底部電極與所述頂部電極之間以及所述支撐圖案與所述頂部電極之間；以及 頂蓋圖案，夾置於所述底部電極的頂表面與所述介電層之間以及所述支撐圖案的頂表面與所述介電層之間， 其中所述底部電極的所述頂表面定位於較所述支撐圖案的所述頂表面低的高度處。
  10. 如請求項9所述的半導體裝置，其中所述底部電極的所述頂表面定位於較所述支撐圖案的底表面低的高度處。
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KR101218506B1 (ko) * 2011-09-23 2013-01-21 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR102367394B1 (ko) * 2015-06-15 2022-02-25 삼성전자주식회사 캐패시터 구조체 및 이를 포함하는 반도체 소자
KR102462439B1 (ko) * 2016-10-18 2022-11-01 삼성전자주식회사 반도체 소자의 제조 방법
KR20200050699A (ko) * 2018-11-02 2020-05-12 삼성전자주식회사 하이브리드 구조의 커패시터를 갖는 반도체 소자
KR102664275B1 (ko) * 2019-03-29 2024-05-09 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20200141809A (ko) * 2019-06-11 2020-12-21 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US11063050B2 (en) * 2019-09-25 2021-07-13 Nanya Technology Corporation Semiconductor device with air gaps and method for fabricating the same
TWI710110B (zh) * 2019-11-19 2020-11-11 華邦電子股份有限公司 電容器及其製造方法
TWI713156B (zh) * 2020-03-30 2020-12-11 華邦電子股份有限公司 半導體元件及其製造方法

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