CN116406226A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN116406226A
CN116406226A CN202211309072.5A CN202211309072A CN116406226A CN 116406226 A CN116406226 A CN 116406226A CN 202211309072 A CN202211309072 A CN 202211309072A CN 116406226 A CN116406226 A CN 116406226A
Authority
CN
China
Prior art keywords
pattern
semiconductor device
disposed
support pattern
cover
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211309072.5A
Other languages
English (en)
Inventor
蔡弘植
金泰均
李珍秀
闵孝善
丁炯硕
崔在亨
韩东旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116406226A publication Critical patent/CN116406226A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供一种半导体器件。所述半导体器件包括基底上的底部电极。在平面图中，支撑图案设置在底部电极之间。顶部电极覆盖底部电极和支撑图案。介电层设置在底部电极与顶部电极之间以及支撑图案与顶部电极之间。盖图案插置在底部电极与介电层之间以及支撑图案与介电层之间。盖图案覆盖支撑图案的侧表面的至少一部分，并且延伸以覆盖支撑图案的顶表面和底部电极的顶表面。

Description

半导体器件
本申请要求于2022年1月4日向韩国知识产权局提交的第10-2022-0000938号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及半导体器件，并且更具体地，涉及包含电容器的半导体存储器装置。
背景技术
半导体器件由于其小尺寸、多功能和低成本特性而已经成为电子工业中越来越流行的元件。半导体器件包括用于存储数据的半导体存储器装置、用于处理数据的半导体逻辑器件以及包括存储器和逻辑元件两者的混合半导体器件。
鉴于电子装置的高速和低功耗的最近趋势，电子装置中的半导体器件正在被开发以提供高操作速度和/或低操作电压。因此，存在对半导体器件的增加的集成密度的需要。然而，随着半导体器件的集成密度增大，半导体器件可能遭受电特性和产品良率的劣化。因此，正在进行许多研究以提高半导体器件的电特性和产品良率。
发明内容
本发明构思的实施例提供具有增加的电特性的半导体器件。
本发明构思的实施例提供能够以高产品良率制造的半导体器件。
根据本发明构思的实施例，一种半导体器件包括基底上的底部电极。在平面图中，支撑图案设置在底部电极之间。顶部电极覆盖底部电极和支撑图案。介电层设置在底部电极与顶部电极之间以及支撑图案与顶部电极之间。盖图案插置在底部电极与介电层之间以及支撑图案与介电层之间。盖图案覆盖支撑图案的侧表面的至少一部分，并且延伸以覆盖支撑图案的顶表面和底部电极的顶表面。
根据本发明构思的实施例，一种半导体器件包括基底上的底部电极。在平面图中，支撑图案设置在底部电极之间。顶部电极覆盖底部电极和支撑图案。介电层设置在底部电极与顶部电极之间以及支撑图案与顶部电极之间。盖图案插置在底部电极的顶表面与介电层之间以及支撑图案的顶表面与介电层之间。底部电极的顶表面置于比支撑图案的顶表面低的高度处。
根据本发明构思的实施例，一种半导体器件包括基底，基底包括有源图案。杂质区布置在有源图案中。字线设置在基底中。字线延伸以与有源图案交叉。位线设置在基底上。位线在与字线交叉的方向上延伸。存储节点接触件设置在基底上。存储节点接触件电连接到杂质区。接合垫电连接到存储节点接触件。底部电极电连接到接合垫。在平面图中，上支撑图案和下支撑图案设置在所述底部电极与相邻的底部电极之间。顶部电极覆盖所述底部电极和上支撑图案。介电层设置在所述底部电极与顶部电极之间以及上支撑图案与顶部电极之间。盖图案插置在所述底部电极的顶表面与介电层之间以及上支撑图案的顶表面与介电层之间。盖图案覆盖上支撑图案的侧表面的至少一部分，并且延伸以覆盖上支撑图案的顶表面和所述底部电极的顶表面。
附图说明
图1是示出根据本发明构思的实施例的半导体器件的平面图。
图2和图3是根据本发明构思的实施例的沿着图1的线A-A'截取的截面图。
图4至图11是示出根据本发明构思的实施例的制造图2的半导体器件的方法的沿着图1的线A-A'截取的截面图；
图12至图16是示出根据本发明构思的实施例的制造图3的半导体器件的方法的沿着图1的线A-A'截取的截面图。
图17是示出根据本发明构思的实施例的半导体器件的框图。
图18是根据本发明构思的实施例的与图17的部分P1对应的放大平面图。
图19是根据本发明构思的实施例的沿着图18的线A-A'截取的截面图。
具体实施方式
现在将参照在其中示出示例实施例的附图更全面地描述本发明构思的示例实施例。
图1是示出根据发明构思的实施例的半导体器件的平面图。图2是沿图1的线A-A'截取的截面图。
参照图1和图2，基底10可被设置。基底10可以是半导体基底。例如，在一个实施例中，基底10可以是硅基底、锗基底或硅锗基底。
层间绝缘层12可设置在基底10上。层间绝缘层12可覆盖基底10的顶表面的至少一部分。作为示例，在一个实施例中，层间绝缘层12可由氮化硅、氧化硅和氮氧化硅中的至少一种形成，或者包括氮化硅、氧化硅和氮氧化硅中的至少一种。然而，本发明构思的实施例不必限于此。作为另一示例，层间绝缘层12可包括空区域。
导电接触件14可设置在层间绝缘层12中。导电接触件14可在第一方向D1和第二方向D2上彼此间隔开，第一方向D1和第二方向D2平行于基底10的顶表面并且彼此交叉。例如，在一个实施例中，第一方向D1和第二方向D2可彼此垂直。在一个实施例中，导电接触件14中的每个可由掺杂半导体材料(例如，多晶硅)、金属-半导体化合物材料(例如，硅化钨)、导电金属氮化物材料(例如，氮化钛、氮化钽和氮化钨)和金属材料(例如，钛、钨和钽)中的至少一种形成，或者包括掺杂半导体材料(例如，多晶硅)、金属-半导体化合物材料(例如，硅化钨)、导电金属氮化物材料(例如，氮化钛、氮化钽和氮化钨)和金属材料(例如，钛、钨和钽)中的至少一种。导电接触件14可电连接到形成在基底10中的杂质区(例如，源极/漏极端子)。
蚀刻停止图案420可设置在层间绝缘层12上(例如，在与基底10的顶表面垂直的第三方向D3上直接设置在层间绝缘层12上)。蚀刻停止图案420可覆盖层间绝缘层12并且可暴露导电接触件14。在一个实施例中，蚀刻停止图案420可由氧化硅、SiCN和SiBN中的至少一种形成，或者包括氧化硅、SiCN和SiBN中的至少一种。
底部电极BE可设置在导电接触件14上(例如，在第三方向D3上直接设置在导电接触件14上)。底部电极BE可布置为穿透蚀刻停止图案420并且可分别电连接到导电接触件14。在一个实施例中，底部电极BE中的每个可具有柱形状。在一个实施例中，每个底部电极BE可具有带有封闭底表面的圆柱形状。
底部电极BE可在第一方向D1和第二方向D2上彼此间隔开。例如，在一个实施例中，当在平面图中观察时，底部电极BE可以蜂窝形状布置。底部电极BE中的每个可置于由其他六个底部电极BE限定的六边形的中心处。底部电极BE可由导电材料中的至少一种形成，或者包括导电材料中的至少一种。例如，在一个实施例中，底部电极BE可由金属材料(例如，钴、钛、镍、钨和钼)、金属氮化物材料(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化钨(WN))、贵金属(例如，铂(Pt)、钌(Ru)和铱(Ir))、导电氧化物材料(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba，Sr)RuO3)、CRO(CaRuO3)和LSCo)、和金属硅化物材料中的至少一种形成，或者包括金属材料(例如，钴、钛、镍、钨和钼)、金属氮化物材料(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化钨(WN))、贵金属(例如，铂(Pt)、钌(Ru)和铱(Ir))、导电氧化物材料(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba，Sr)RuO3)、CRO(CaRuO3)和LSCo)、和金属硅化物材料中的至少一种。然而，本发明构思的实施例不必限于此。
上支撑图案US和下支撑图案LS可设置在基底10上。上支撑图案US和下支撑图案LS可在第三方向D3上彼此间隔开。上支撑图案US可置于比下支撑图案LS高的高度处。在一个实施例中，在第三方向D3上彼此间隔开的附加支撑图案可进一步被设置，并且在该实施例中，多个支撑图案中的最上面的支撑图案可被称为上支撑图案US。上支撑图案US和下支撑图案LS可设置在底部电极BE之间。上支撑图案US和下支撑图案LS可与底部电极BE的侧表面直接接触，并且可包围底部电极BE的侧表面。上支撑图案US和下支撑图案LS可物理地支撑底部电极BE。上支撑图案US和下支撑图案LS可与彼此相邻的底部电极BE的侧壁直接接触。上支撑图案US在第三方向D3上的厚度可不同于下支撑图案LS在第三方向D3上的厚度。在一个实施例中，上支撑图案US和下支撑图案LS中的每个可由氮化硅、SiBN和SiCN中的至少一种形成，或者包括氮化硅、SiBN和SiCN中的至少一种。然而，本发明构思的实施例不必限于此。
底部电极BE的顶表面BEu可位于比上支撑图案US的顶表面USu低的高度处。作为示例，底部电极BE的顶表面BEu可置于比上支撑图案US的顶表面USu低并且比上支撑图案US的底表面高的高度处。上支撑图案US的侧表面USs可具有未用底部电极BE覆盖的暴露部分(例如，在第三方向D3上的上部)。上支撑图案US的侧表面USs的剩余部分可与底部电极BE的侧表面直接接触。底部电极BE的顶表面BEu可置于比下支撑图案LS的顶表面高的高度处。
盖图案(capping pattern)CP可设置在上支撑图案US和底部电极BE上。盖图案CP可覆盖上支撑图案US的侧表面USs的未用底部电极BE覆盖的暴露部分。另外，盖图案CP可延伸以覆盖上支撑图案US的顶表面USu和底部电极BE的顶表面BEu。例如，盖图案CP可布置为覆盖上支撑图案US的侧表面USs的暴露部分，并且可延伸以覆盖上支撑图案US的顶表面USu和底部电极BE的顶表面BEu。当在平面图中观察时，底部电极BE和上支撑图案US可与盖图案CP叠置。例如，底部电极BE和上支撑图案US与盖图案CP垂直地叠置。在本申请中，“垂直地”可表示在与基底10垂直的方向上。
在一个实施例中，盖图案CP可由相对于底部电极BE具有蚀刻选择性的材料形成，或者包括相对于底部电极BE具有蚀刻选择性的材料。例如，盖图案CP可由相对于模制层(例如，氧化硅)具有蚀刻选择性的材料形成，或者包括相对于模制层(例如，氧化硅)具有蚀刻选择性的材料，这将参照图4描述。作为示例，盖图案CP可由氮化硅、多晶硅和SiCN中的至少一种形成，或者包括氮化硅、多晶硅和SiCN中的至少一种。然而，本发明构思的实施例不必限于此。盖图案CP在第三方向D3上的厚度T1可在约1nm(例如，1nm)至约50nm(例如，50nm)的范围内。
穿透孔PH可形成在彼此相邻的底部电极BE之间。作为示例，在一个实施例中，穿透孔PH中的每个可具有圆形形状，并且可设置在底部电极BE中的相邻的三个底部电极之间，以暴露三个底部电极BE中的每个的侧表面的一部分。然而，本发明构思的实施例不必限于此，并且穿透孔PH可以以各种形状设置在多个底部电极BE之间。穿透孔PH中的每个可设置为穿透覆图案CP以及上支撑图案US和下支撑图案LS。穿透孔PH中的每个可设置为暴露蚀刻停止图案420(诸如，蚀刻停止图案420的上表面)。
介电层DL可设置在上支撑图案US、下支撑图案LS、底部电极BE、蚀刻停止图案420和盖图案CP上。介电层DL可共形地覆盖上支撑图案US、下支撑图案LS、底部电极BE、蚀刻停止图案420和盖图案CP。盖图案CP可插置在底部电极BE的顶表面BEu与介电层DL之间。另外，盖图案CP还可插置在上支撑图案US的侧表面USs的暴露部分与介电层DL之间以及上支撑图案US的顶表面USu与介电层DL之间。介电层DL可设置为部分地填充穿透孔PH。介电层DL与底部电极BE直接接触，并且可具有与底部电极BE的晶体结构相同或相似的晶体结构。例如，在一个实施例中，介电层DL可具有四方晶系结构(tetragonal structure)。在一个实施例中，介电层DL可由金属氧化物材料(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和钙钛矿介电材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种形成，或者包括金属氧化物材料(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和钙钛矿介电材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种，并且可具有单层或多层结构。然而，本发明构思的实施例不必限于此。
顶部电极TE可设置在介电层DL上。顶部电极TE可覆盖底部电极BE、上支撑图案US和下支撑图案LS。顶部电极TE可填充穿透孔PH的剩余部分、上支撑图案US与下支撑图案LS之间的空间、以及下支撑图案LS与蚀刻停止图案420之间的空间。介电层DL可插置在底部电极BE与顶部电极TE之间、上支撑图案US和顶部电极TE之间、下支撑图案LS和顶部电极TE之间、以及盖图案CP和顶部电极TE之间。
在一个实施例中，顶部电极TE可由氮化钛、掺杂多晶硅和掺杂硅锗中的至少一种形成，或者包括氮化钛、掺杂多晶硅和掺杂硅锗中的至少一种。顶部电极TE可具有单层或多层结构。底部电极BE、介电层DL和顶部电极TE可构成电容器CA。作为示例，在半导体器件是存储器装置的实施例中，电容器CA可用作每个存储器单元的数据存储元件。
图3是沿着图1的线A-A'截取的截面图，以示出根据本发明构思的实施例的半导体器件。为了简化描述，先前描述的元件可由相同的附图标记标识，而不重复其重叠描述。
参照图1和图3，上支撑图案US和下支撑图案LS可设置在基底10上。当在平面图中观察时，上支撑图案US和下支撑图案LS可设置在底部电极BE之间。底部电极BE的顶表面BEu可置于比上支撑图案US的底表面低的高度处，并且可置于比下支撑图案LS的顶表面高的高度处。例如，上支撑图案US可与底部电极BE垂直地间隔开，并且可不与底部电极BE的侧表面直接接触。
在一个实施例中，盖图案CP可覆盖上支撑图案US的整个侧表面USs。例如，盖图案CP可直接覆盖上支撑图案US的整个侧表面和上支撑图案US的上表面。盖图案CP可从上支撑图案US的侧表面USs延伸到与上支撑图案US垂直地间隔开的底部电极BE的顶表面BEu。上支撑图案US的侧表面USs上的盖图案CP可插置在上支撑图案US与介电层DL之间。设置在上支撑图案US与底部电极BE之间的盖图案CP可由介电层DL包围。在一个实施例中，盖图案CP可进一步延伸到上支撑图案US的顶表面USu。盖图案CP可与上支撑图案US的侧表面USs和底部电极BE的顶表面BEu直接接触。因此，尽管上支撑图案US与底部电极BE间隔开，但是来自上支撑图案US的支撑力可通过盖图案CP施加在底部电极BE上。
图4至图11是示出制造图2的半导体器件的方法的截面图，并且在下文中，制造图2的半导体器件的方法将参照图4至图11被更详细地描述。为了简化描述，先前描述的元件可由相同的附图标记标识，而不重复其重叠描述。
参照图4，可设置基底10。可在基底10上形成(例如，在第三方向D3上直接在基底10上形成)层间绝缘层12。可在层间绝缘层12中形成(例如，在第三方向D3上直接在层间绝缘层12中形成)导电接触件14。可在基底10上形成(例如，在第三方向D3上直接在基底10上形成)蚀刻停止层420L。蚀刻停止层420L可形成为覆盖层间绝缘层12的顶表面和导电接触件14的顶表面。
可在蚀刻停止层420L上形成模制结构MS。模制结构MS可包括(例如，在第三方向D3上)交替地堆叠在蚀刻停止层420L上的模制层和支撑层。作为示例，模制结构MS可包括顺序堆叠的第一模制层20、下支撑层22、第二模制层24和上支撑层26。然而，本发明构思的实施例不必限于此，并且模制结构MS的层数可变化。在一个实施例中，下支撑层22可由相对于第一模制层20具有蚀刻选择性的材料形成，或者包括相对于第一模制层20具有蚀刻选择性的材料。上支撑层26可由相对于第二模制层24具有蚀刻选择性的材料形成，或者包括相对于第二模制层24具有蚀刻选择性的材料。在一个实施例中，第一模制层20和第二模制层24可由相同的材料形成，或包括相同的材料。作为示例，第一模制层20和第二模制层24可由氧化硅形成，或包括氧化硅。下支撑层22和上支撑层26可由相同的材料形成，或者包括相同的材料。作为示例，下支撑层22和上支撑层26可由氮化硅、SiBN和SiCN中的至少一种形成，或者包括氮化硅、SiBN和SiCN中的至少一种。
可在模制结构MS上(例如，在第三方向D3上)顺序地形成第一掩模层40和第二掩模图案42。第一掩模层40可覆盖上支撑层26。在一个实施例中，第一掩模层40可由多晶硅、氮化硅和氮氧化硅中的至少一种形成，或者包括多晶硅、氮化硅和氮氧化硅中的至少一种。然而，本发明构思的实施例不必限于此。第二掩模图案42可形成在第一掩模层40上，并且可具有第一开口OP1。第一开口OP1可被形成以暴露第一掩模层40的顶表面的部分。在一个实施例中，第二掩模图案42可由旋涂硬掩模(spin-on-hardmask，SOH)材料和非晶碳层(ACL)中的至少一种形成，或者包括旋涂硬掩模(SOH)材料和非晶碳层(ACL)中的至少一种。然而，本发明构思的实施例不必限于此。
参照图5，可使用第二掩模图案42作为蚀刻掩模来各向异性地蚀刻第一掩模层40、模制结构MS和蚀刻停止层420L。因此，当在平面图中观察时，导电孔CH可形成为具有与第一开口OP1基本相同的形状。导电孔CH可形成为在第三方向D3上穿透模制结构MS和蚀刻停止层420L，并且暴露导电接触件14的顶表面。在蚀刻工艺之后，蚀刻停止层420L的未蚀刻部分可用作蚀刻停止图案420。在一个实施例中，第一掩模层40和第二掩模图案42可通过蚀刻工艺被去除。可选地，第一掩模层40和第二掩模图案42可通过在蚀刻工艺之后执行的附加去除工艺被去除。
参照图6，可在模制结构MS上形成底部电极层50以填充导电孔CH。底部电极层50可覆盖上支撑层26和导电接触件14的暴露的顶表面。在一个实施例中，底部电极层50可通过具有良好阶梯覆盖特性的沉积技术形成。作为示例，底部电极层50可通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。然而，本发明构思的实施例不必限于此。
作为示例，底部电极层50可形成为完全填充导电孔CH。然而，本发明构思的实施例不必限于此。例如，在一个实施例中，底部电极层50可形成为共形地覆盖每个导电孔CH的内表面和模制结构MS的顶表面。在一个实施例中，底部电极层50可由金属材料(例如，钴、钛、镍、钨和钼)、金属氮化物材料(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化钨(WN))、贵金属(例如，铂(Pt)、钌(Ru)和铱(Ir))、导电氧化物材料(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba，Sr)RuO3)、CRO(CaRuO3)和LSCo)、和金属硅化物材料中的至少一种形成，或者包括金属材料(例如，钴、钛、镍、钨和钼)、金属氮化物材料(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化钨(WN))、贵金属(例如，铂(Pt)、钌(Ru)和铱(Ir))、导电氧化物材料(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba，Sr)RuO3)、CRO(CaRuO3)和LSCo)、和金属硅化物材料中的至少一种。
参照图7，可去除底部电极层50的上部。在上部被去除之后，底部电极层50的剩余部分可形成分别填充导电孔CH的底部电极BE。例如，在一个实施例中，底部电极层50的上部可通过回蚀工艺被去除。底部电极BE可在第三方向D3上穿透模制结构MS，并且可分别电连接到导电接触件14。在如图6中所示的在其中底部电极层50形成为完全填充导电孔CH的实施例中，每个底部电极BE可形成为具有柱形状。在底部电极层50形成为共形地覆盖每个导电孔CH的内表面和模制结构MS的顶表面的实施例中，每个底部电极BE可形成为具有拥有封闭底表面的圆柱形状。
底部电极BE的顶表面BEu可置于比上支撑层26的顶表面低的高度处。作为示例，底部电极BE的顶表面BEu可置于比上支撑层26的顶表面低并且比上支撑层26的底表面高的高度处。上支撑层26的侧表面可具有未用底部电极BE覆盖的暴露部分(例如，第三方向D3上的上部)。上支撑层26的侧表面的剩余部分可与底部电极BE的侧表面直接接触。底部电极BE的顶表面BEu可置于比下支撑层22的顶表面高的高度处。
参照图8，可在底部电极BE和上支撑层26上形成盖层(capping layer)CPa。盖层CPa可覆盖底部电极BE的顶表面BEu以及上支撑层26的顶表面和侧表面的暴露部分。由于盖层CPa，底部电极BE的顶表面BEu可不暴露于外部。在一个实施例中，盖层CPa可由相对于底部电极BE、第一模制层20和第二模制层24具有蚀刻选择性的材料形成，或者包括相对于底部电极BE、第一模制层20和第二模制层24具有蚀刻选择性的材料。例如，盖层CPa可由例如氮化硅、多晶硅和SiCN中的至少一种形成，或者包括例如氮化硅、多晶硅和SiCN中的至少一种。然而，本发明构思的实施例不必限于此。在一个实施例中，盖层CPa可通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。
参照图9，可在盖层CPa上(例如，在第三方向D3上)顺序地形成第三掩模层60和第四掩模图案62。第三掩模层60可覆盖盖层CPa。第四掩模图案62可形成在第三掩模层60上，并且可具有第二开口OP2。第二开口OP2可形成为暴露第三掩模层60的顶表面的部分。在一个实施例中，第三掩模层60可由例如多晶硅形成，或者包括例如多晶硅。在一个实施例中，第四掩模图案62可由光致抗蚀剂(photoresist，又称为光刻胶)材料形成，或者包括光致抗蚀剂材料。然而，本发明构思的实施例不必限于此。
参照图10，可使用第四掩模图案62作为蚀刻掩模各向异性地蚀刻第三掩模层60、盖层CPa和上支撑层26。因此，第三掩模层60的与第二开口OP2垂直地叠置的一部分、盖层CPa的与第二开口OP2垂直地叠置的一部分、和上支撑层26的与第二开口OP2垂直地叠置的一部分可被去除。盖层CPa的剩余部分可形成盖图案CP，上支撑层26的剩余部分可形成上支撑图案US。此外，穿透孔PH可形成为顺序地穿过盖图案CP和上支撑图案US。穿透孔PH可与第二开口OP2垂直地叠置。在一个实施例中，穿透孔PH可形成为暴露第二模制层24的顶表面的部分。
接下来，可去除第二模制层24。因此，上支撑图案US的底表面、底部电极BE的侧表面的部分和下支撑层22的顶表面可被暴露。在一个实施例中，去除第二模制层24的工艺可包括各向同性蚀刻工艺。在各向同性蚀刻工艺期间，可不去除相对于第二模制层24具有蚀刻选择性的盖图案CP、上支撑图案US和下支撑层22。盖图案CP可防止底部电极BE的上部通过各向同性蚀刻工艺被去除或损坏。在一个实施例中，各向同性蚀刻工艺可使用磷酸(H3PO4)被执行。作为示例，第三掩模层60的剩余部分可在去除第二模制层24的工艺被执行之前被去除。然而，本发明构思的实施例不必限于此。
参照图11，可蚀刻下支撑层22的与穿透孔PH垂直地叠置的部分，以暴露第一模制层20的顶表面的部分。下支撑层22的剩余部分可形成下支撑图案LS。穿透孔PH可延伸到下支撑图案LS中，并且可进一步穿透下支撑图案LS。
此后，可去除第一模制层20。因此，下支撑图案LS的底表面、底部电极BE的侧表面的剩余部分和蚀刻停止图案420的顶表面可被暴露。在一个实施例中，去除第一模制层20的工艺可包括各向同性蚀刻工艺。在各向同性蚀刻工艺期间，相对于第一模制层20具有蚀刻选择性的盖图案CP、上支撑图案US和下支撑图案LS可不被去除。盖图案CP可防止底部电极BE通过各向同性蚀刻工艺被去除或损坏。在一个实施例中，各向同性蚀刻工艺可使用磷酸(H3PO4)被执行。
返回参照图2，可在上支撑图案US、下支撑图案LS、底部电极BE、蚀刻停止图案420和盖图案CP上形成介电层DL。介电层DL可形成为共形地覆盖上支撑图案US、下支撑图案LS、底部电极BE、蚀刻停止图案420和盖图案CP。介电层DL可形成为部分地填充穿透孔PH。作为形成介电层DL的结果，盖图案CP可插置在底部电极BE的顶表面BEu与介电层DL之间、上支撑图案US的顶表面USu与介电层DL之间、以及上支撑图案US的侧表面USs的暴露部分与介电层DL之间。
在一个实施例中，与底部电极BE直接接触的介电层DL可形成为具有与底部电极BE的晶体结构相同或相似的晶体结构。例如，介电层DL可形成为具有四方晶系结构。介电层DL可通过具有良好阶梯覆盖特性的沉积工艺(例如，CVD或ALD工艺)形成。
可在介电层DL上形成顶部电极TE。顶部电极TE可填充穿透孔PH的剩余部分，并且可覆盖底部电极BE的顶表面BEu。顶部电极TE可形成为填充底部电极BE之间、上支撑图案US与下支撑图案LS之间以及下支撑图案LS与蚀刻停止图案420之间的空间。作为形成顶部电极TE的结果，介电层DL可插置在底部电极BE与顶部电极TE之间。底部电极BE、介电层DL和顶部电极TE可构成电容器CA。
图12至图16是示出制造图3的半导体器件的方法的截面图，并且在下文中，制造图3的半导体器件的方法将参照图12至图16被更详细地描述。为了简化描述，先前描述的元件可由相同的参考标号标识，而不重复其重叠描述。
参照图12，可去除图6的底部电极层50的上部。在去除底部电极层50的上部之后，底部电极层50可形成分别填充导电孔CH的底部电极BE。底部电极BE的顶表面BEu可形成为置于比上支撑层26的底表面低的高度处。例如，底部电极BE可形成为与上支撑层26垂直地间隔开。底部电极BE可形成为暴露上支撑层26的整个侧表面和第二模制层24的侧表面的一部分。底部电极BE的顶表面BEu可形成为置于比下支撑层22的顶表面高的高度处。
参照图13，可在底部电极BE和上支撑层26上形成盖层CPa。盖层CPa可形成为覆盖上支撑层26的侧表面和第二模制层24的侧表面的暴露部分，并且可延伸以覆盖上支撑层26的顶表面和底部电极BE的顶表面。由于盖层CPa，底部电极BE的顶表面BEu可不暴露于外部。
参照图14，可在盖层CPa上(例如，在第三方向D3上)顺序地形成第三掩模层60和第四掩模图案62。第三掩模层60可覆盖盖层CPa。第四掩模图案62可形成在第三掩模层60上，并且可具有第二开口OP2。
参照图15，在一个实施例中，可使用第四掩模图案62作为蚀刻掩模各向异性地蚀刻第三掩模层60、盖层CPa和上支撑层26。盖层CPa的剩余部分可形成盖图案CP，并且上支撑层26的剩余部分可形成上支撑图案US。此外，穿透孔PH可形成为顺序地穿过盖图案CP和上支撑图案US。
接下来，可去除第二模制层24。因此，上支撑图案US的底表面、底部电极BE的侧表面的部分和下支撑层22的顶表面可被暴露。去除第二模制层24的工艺可包括各向同性蚀刻工艺。盖图案CP可防止底部电极BE的上部通过各向同性蚀刻工艺被去除或损坏。
参照图16，可蚀刻下支撑层22的与穿透孔PH垂直地叠置的部分，以暴露第一模制层20的顶表面的部分。下支撑层22的剩余部分可形成下支撑图案LS。
此后，可去除第一模制层20。因此，下支撑图案LS的底表面、底部电极BE的侧表面的剩余部分和蚀刻停止图案420的顶表面可被暴露。在一个实施例中，去除第一模制层20的工艺可包括各向同性蚀刻工艺。盖图案CP可防止底部电极BE通过各向同性蚀刻工艺被去除或损坏。
底部电极BE可由盖图案CP和下支撑图案LS支撑，因此可不塌缩。例如，盖图案CP可支撑底部电极BE的上部，并且下支撑图案LS可支撑底部电极BE的下部。盖图案CP可与彼此间隔开的底部电极BE和上支撑图案US直接接触，因此，来自上支撑图案US的支撑力可通过盖图案CP施加在底部电极BE上。
返回参照图3，介电层DL可共形地覆盖上支撑图案US、下支撑图案LS、底部电极BE、蚀刻停止图案420和盖图案CP。介电层DL可设置为部分地填充穿透孔PH。介电层DL可形成为包围设置在上支撑图案US与底部电极BE之间的盖图案CP。
可在介电层DL上形成顶部电极TE。顶部电极TE可填充穿透孔PH的剩余部分，并且可覆盖底部电极BE的顶表面BEu。顶部电极TE可形成为填充底部电极BE之间、上支撑图案US与下支撑图案LS之间以及下支撑图案LS与蚀刻停止图案420之间的空间。
图17是示出根据本发明构思的实施例的半导体器件的框图。图18是与图17的部分P1对应的放大平面图。图19是沿图18的线A-A'截取的截面图。为了简化描述，先前描述的元件可由相同的参考标号标识，而不重复其重叠描述。
参照图17，半导体器件可包括单元块CB和外围块PB，外围块PB被布置为包围每个单元块CB。例如，外围块PB可(例如，在第一方向D1和第二方向D2上)围绕每个单元块CB。在一个实施例中，半导体器件可以是存储器装置，每个单元块CB可包括单元电路(例如，存储器集成电路)。单元块CB可在彼此交叉的第一方向D1和第二方向D2上彼此间隔开。例如，第一方向D1和第二方向D2可彼此垂直。
外围块PB可包括用于操作单元电路的各种外围电路，并且外围电路可电连接到单元电路。在一个实施例中，外围块PB可包含感测放大器电路SA和子字线驱动器电路SWD。在一个实施例中，感测放大器电路SA可布置为彼此面对，其中，单元块CB(例如，在第一方向D1上)插置在感测放大器电路SA之间，子字线驱动器电路SWD可设置为彼此面对，其中，单元块CB(例如，在第二方向D2上)插置在子字线驱动器电路SWD之间。在一个实施例中，外围块PB还可包括用于驱动感测放大器的电力和接地电路。然而，本发明构思的实施例不必限于此。
参照图18和图19，包括单元区域的基底10可被设置。单元区域可以是基底10的在其中设置有图17的每个单元块CB的区域。在一个实施例中，基底10可以是硅基底、锗基底或硅锗基底。然而，本发明构思的实施例不必限于此。
有源图案ACT可设置在基底10的单元区域上。当在平面图中观察时，有源图案ACT可在第一方向D1和第二方向D2上彼此间隔开。在一个实施例中，有源图案ACT可以是条形图案，该条形图案在与基底10的顶表面平行并且相对于第一方向D1和第二方向D2倾斜的第四方向D4上延伸。有源图案ACT中的一个的端部可置于在第二方向D2上与其相邻的另一有源图案ACT的中心附近。有源图案ACT中的每个可以是基底10的在第三方向D3上从基底10延伸的突出部分。
器件隔离层120可设置在有源图案ACT之间。器件隔离层120可设置在基底10中以界定有源图案ACT。在一个实施例中，器件隔离层120可由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。然而，本发明构思的实施例不必限于此。
字线WL可设置在基底10中以与有源图案ACT和器件隔离层120交叉。字线WL可设置在凹槽中，凹槽形成在有源图案ACT和器件隔离层120中。在一个实施例中，字线WL可在第二方向D2上延伸，并且可在第一方向D1上彼此间隔开。字线WL可掩埋在基底10中。
杂质区可设置在有源图案ACT中(例如，布置在有源图案ACT中)。杂质区可包括第一杂质区110a和第二杂质区110b。第二杂质区110b可分别设置在每个有源图案ACT的背对的端部中。第一杂质区110a中的每个可形成在有源图案ACT中的对应一个的(例如，在第二杂质区110b之间的)一部分中。第一杂质区110a和第二杂质区110b可包含相同导电类型(例如，n型)的杂质。
缓冲器图案305可设置在基底10的单元区域上。缓冲器图案305可覆盖有源图案ACT、器件隔离层120和字线WL。在一个实施例中，缓冲器图案305可由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。
位线BL可设置在基底10上。位线BL可在第一方向D1上延伸，并且可在第二方向D2上彼此间隔开。在一个实施例中，每条位线BL可包括(例如，在第三方向D3上)顺序堆叠的第一欧姆图案331和含金属图案330。第一欧姆图案331可由金属硅化物材料中的至少一种形成，或者包括金属硅化物材料中的至少一种。含金属图案330可由金属材料(例如，钨、钛、钽等)中的至少一种形成，或者包括金属材料(例如，钨、钛、钽等)中的至少一种。
多晶硅图案310可插置在位线BL与缓冲器图案305之间。
位线接触件DC可(例如，在第三方向D3上)分别插置在位线BL与第一杂质区110a之间。位线BL可通过位线接触件DC电连接到第一杂质区110a。在一个实施例中，位线接触件DC可由掺杂的或未掺杂的多晶硅形成，或者包括掺杂的或未掺杂的多晶硅。
位线接触件DC可设置在凹陷区RE中。凹陷区RE可设置在彼此相邻的第一杂质区110a和器件隔离层120的上部中。第一间隙填充绝缘图案314和第二间隙填充绝缘图案315可布置为填充凹陷区RE的剩余部分。
位线盖图案350可设置在每条位线BL的顶表面上。位线盖图案350可设置在每条位线BL上以在第一方向D1上延伸，位线盖图案350中的相邻位线盖图案可在第二方向D2上彼此间隔开。在一个实施例中，位线盖图案350可包括第一位线盖图案351、第二位线盖图案352和第三位线盖图案353。位线盖图案350可由氮化硅形成，或者包括氮化硅。在一个实施例中，第一位线盖图案351、第二位线盖图案352和第三位线盖图案353可由氮化硅形成，或者包括氮化硅。然而，本发明构思的实施例不必限于此。
位线间隔件SP可布置为覆盖多晶硅图案310中的每个的侧表面、位线接触件DC中的每个的上侧表面、位线BL中的每个的侧表面和位线盖图案350的侧表面。位线间隔件SP可沿着位线BL中的每个(例如，在第一方向D1上)延伸。
在一个实施例中，位线间隔件SP可包括(例如，在第二方向D2上)彼此间隔开的第一子间隔件321和第二子间隔件325。在一个实施例中，第一子间隔件321和第二子间隔件325可通过气隙AG彼此间隔开。然而，本发明构思的实施例不必限于此。第一子间隔件321可设置为与每条位线BL的侧表面直接接触，并且可延伸以覆盖位线盖图案350的侧表面。第二子间隔件325可沿着第一子间隔件321的侧表面设置。在一个实施例中，第一子间隔件321和第二子间隔件325可由氮化硅、氧化硅和氮氧化硅中的至少一种形成，或者包括氮化硅、氧化硅和氮氧化硅中的至少一种，并且可具有单层或多层结构。然而，本发明构思的实施例不必限于此。第一子间隔件321和第二子间隔件325可由相同的材料形成，或包括相同的材料。
第四盖图案360可布置为覆盖第一子间隔件321的侧表面，并且可延伸以覆盖第二子间隔件325的顶表面。第四盖图案360还可覆盖气隙AG。
存储节点接触件BC可设置在基底10上，并且可插置在位线BL中的相邻位线之间。位线间隔件SP可插置在彼此间隔开的存储节点接触件BC与位线BL之间。存储节点接触件BC可在第一方向D1和第二方向D2上彼此间隔开。存储节点接触件BC中的每个可电连接到第二杂质区110b中的对应一个。在一个实施例中，存储节点接触件BC可由掺杂的或未掺杂的多晶硅形成，或者包括掺杂的或未掺杂的多晶硅。然而，本发明构思的实施例不必限于此。
第二欧姆图案341可设置在每个存储节点接触件BC上。在一个实施例中，第二欧姆图案341可由金属硅化物材料中的至少一种形成，或者包括金属硅化物材料中的至少一种。然而，本发明构思的实施例不必限于此。
扩散防止图案342可布置为共形地覆盖第二欧姆图案341、位线间隔件SP和位线盖图案350。扩散防止图案342可由金属氮化物材料(例如，氮化钛和氮化钽)中的至少一种形成，或者包括金属氮化物材料(例如，氮化钛和氮化钽)中的至少一种。第二欧姆图案341可插置在扩散防止图案342和每个存储节点接触件BC之间。
接合垫(landing pad，或称为“接垫”)LP可(例如，在第三方向D3上)分别设置在存储节点接触件BC上。每个接合垫LP可电连接到存储节点接触件BC中的对应一个。在一个实施例中，接合垫LP可由含金属材料(例如，钨)中的至少一种形成，或者包括含金属材料(例如，钨)中的至少一种。接合垫LP的上部可在第二方向D2上从存储节点接触件BC移位(例如，偏移)。当在平面图中观察时，接合垫LP可在第一方向D1和第二方向D2上彼此间隔开。作为示例，接合垫LP可在第一方向D1和第二方向D2上彼此间隔开，或者可以以Z字形布置。在一个实施例中，接合垫LP可对应于图2和图3的导电接触件14。
填充图案400可布置为包围每个接合垫LP。填充图案400可插置在接合垫LP中的相邻接合垫之间。作为示例，在一个实施例中，填充图案400可由氮化硅、氧化硅和氮氧化硅中的至少一种形成，或者包括氮化硅、氧化硅和氮氧化硅中的至少一种。然而，本发明构思的实施例不必限于此。例如，在一个实施例中，填充图案400可包括空区域。填充图案400可对应于图2和图3的层间绝缘层12。
蚀刻停止图案420可(例如，在第三方向D3上)设置在填充图案400上。蚀刻停止图案420可布置为暴露接合垫LP的顶表面，底部电极BE可分别设置在接合垫LP的顶表面上。每个底部电极BE可电连接到接合垫LP中的对应一个。
至少一个支撑图案可设置在基底10上。支撑图案可包括在第三方向D3上彼此间隔开的上支撑图案US和下支撑图案LS。当在平面图中观察时，支撑图案可插置在底部电极BE中的相邻底部电极之间。底部电极BE的顶表面BEu可置于比上支撑图案US的顶表面USu低的高度处。作为示例，如图19中所示，底部电极BE的顶表面BEu可置于比上支撑图案US的底表面高的高度处。然而，本发明构思的实施例不必限于此。例如，在如图3中所示的实施例中，底部电极BE的顶表面BEu可置于比上支撑图案US的底表面低的高度处。
顶部电极TE可布置为覆盖底部电极BE和支撑图案。介电层DL可插置在底部电极BE与顶部电极TE之间以及支撑图案与顶部电极TE之间。盖图案CP可插置在底部电极BE的顶表面BEu与介电层DL之间以及上支撑图案US与介电层DL之间。盖图案CP可布置为覆盖上支撑图案US的侧表面USs的至少一部分，并且可延伸以覆盖上支撑图案US的顶表面USu和底部电极BE的顶表面BEu。底部电极BE、介电层DL和顶部电极TE可构成电容器CA。
蚀刻停止图案420、底部电极BE、上支撑图案US、下支撑图案LS、盖图案CP、介电层DL和顶部电极TE可被配置为具有与参照图1至图3描述的特征基本相同的特征。
根据本发明构思的实施例，当对第一模制层20和第二模制层24执行各向同性蚀刻工艺时，盖图案CP可通过各向同性蚀刻工艺防止底部电极BE的上部被损坏。因此，防止电容器CA的性能被劣化并且从而提高半导体器件的电特性可以是可行的。
此外，根据形成底部电极BE的常规工艺，底部电极BE的顶表面BEu可置于比上支撑图案US的底表面低的高度处，并且在该比较实施例中，底部电极BE可不由上支撑图案US支撑。由于底部电极BE具有高纵横比，因此底部电极BE可在去除第一模制层20和第二模制层24的工艺之后或期间弯曲或塌缩。相比之下，根据本发明构思的实施例，即使当底部电极BE的顶表面BEu位于比上支撑图案US的底表面低的高度处时，盖图案CP也可与底部电极BE和上支撑图案US两者直接接触，因此可用于有效地支撑底部电极BE。因此，减少形成底部电极BE的工艺中的工艺失败并且从而提高半导体器件的产品良率可以是可行的。
根据本发明构思的实施例，盖图案可用于防止底部电极在蚀刻模制层的工艺中被损坏。因此，提高半导体器件的电特性可以是可行的。
另外，即使当底部电极的顶表面置于比上支撑图案的底表面低的水平处时，盖图案与上支撑图案一起可用于支撑底部电极。因此，减少在其中底部电极塌陷的工艺失败并且从而提高半导体器件的产品良率可以是可行的。
虽然已经具体示出和描述本发明构思的非限制性示例实施例，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和范围的情况下，可做出形式和细节上的变化。

Claims (20)

1.一种半导体器件，包括：
多个底部电极，在基底上；
支撑图案，在平面图中设置在所述多个底部电极之间；
顶部电极，覆盖所述多个底部电极和支撑图案；
介电层，设置在所述多个底部电极与顶部电极之间以及支撑图案与顶部电极之间；以及
盖图案，插置在所述多个底部电极与介电层之间以及支撑图案与介电层之间，
其中，盖图案覆盖支撑图案的侧表面的至少一部分，并且延伸以覆盖支撑图案的顶表面和所述多个底部电极的顶表面。
2.如权利要求1所述的半导体器件，其中，盖图案包括相对于所述多个底部电极具有蚀刻选择性的材料。
3.如权利要求1所述的半导体器件，其中，盖图案包括相对于氧化硅具有蚀刻选择性的材料。
4.如权利要求1所述的半导体器件，其中，盖图案包括从氮化硅、多晶硅和SiCN选择的至少一种材料。
5.如权利要求1所述的半导体器件，其中，盖图案的厚度在1nm至50nm的范围内。
6.如权利要求1所述的半导体器件，其中，所述多个底部电极和支撑图案与盖图案垂直地叠置。
7.如权利要求1所述的半导体器件，其中，所述多个底部电极中的每个具有柱形状。
8.如权利要求1所述的半导体器件，其中：
支撑图案包括置于彼此不同的高度处的多个支撑图案；并且
盖图案覆盖所述多个支撑图案中的最上面的支撑图案的侧表面的至少一部分。
9.如权利要求1所述的半导体器件，其中，所述多个底部电极的顶表面置于比支撑图案的顶表面低的高度处。
10.如权利要求1至9中的任一项所述的半导体器件，其中，支撑图案与所述多个底部电极的侧表面直接接触。
11.如权利要求1至9中的任一项所述的半导体器件，其中，盖图案插置在介电层与支撑图案的顶表面之间以及介电层与所述多个底部电极的顶表面之间。
12.如权利要求1至9中的任一项所述的半导体器件，其中，盖图案覆盖支撑图案的整个侧表面。
13.如权利要求12所述的半导体器件，其中，所述多个底部电极的顶表面置于比支撑图案的底表面低的高度处。
14.如权利要求12所述的半导体器件，其中，支撑图案与所述多个底部电极垂直地间隔开。
15.一种半导体器件，包括：
多个底部电极，在基底上；
支撑图案，在平面图中设置在所述多个底部电极之间；
顶部电极，覆盖所述多个底部电极和支撑图案；
介电层，设置在所述多个底部电极与顶部电极之间以及支撑图案与顶部电极之间；以及
盖图案，插置在所述多个底部电极的顶表面与介电层之间以及支撑图案的顶表面与介电层之间，
其中，所述多个底部电极的顶表面置于比支撑图案的顶表面低的高度处。
16.如权利要求15所述的半导体器件，其中，所述多个底部电极的顶表面置于比支撑图案的底表面低的高度处。
17.如权利要求15所述的半导体器件，其中，盖图案覆盖支撑图案的侧表面的至少一部分。
18.如权利要求15至17中的任一项所述的半导体器件，其中，所述多个底部电极和支撑图案与盖图案垂直地叠置。
19.一种半导体器件，包括：
基底，包括有源图案；
杂质区，布置在有源图案中；
字线，设置在基底中，字线延伸以与有源图案交叉；
位线，设置在基底上，位线在与字线交叉的方向上延伸；
存储节点接触件，设置在基底上，存储节点接触件电连接到杂质区；
接合垫，电连接到存储节点接触件；
底部电极，电连接到接合垫；
上支撑图案和下支撑图案，在平面图中设置在所述底部电极与相邻的底部电极之间；
顶部电极，覆盖所述底部电极和上支撑图案；
介电层，设置在所述底部电极与顶部电极之间以及上支撑图案与顶部电极之间；以及
盖图案，插置在所述底部电极的顶表面与介电层之间以及上支撑图案的顶表面与介电层之间，
其中，盖图案覆盖上支撑图案的侧表面的至少一部分，并且延伸以覆盖上支撑图案的顶表面和所述底部电极的顶表面。
20.如权利要求19所述的半导体器件，其中，所述底部电极的顶表面置于比上支撑图案的顶表面低的高度处。
CN202211309072.5A 2022-01-04 2022-10-25 半导体器件 Pending CN116406226A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0000938 2022-01-04
KR1020220000938A KR20230105495A (ko) 2022-01-04 2022-01-04 반도체 소자

Publications (1)

Publication Number Publication Date
CN116406226A true CN116406226A (zh) 2023-07-07

Family

ID=86991481

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211309072.5A Pending CN116406226A (zh) 2022-01-04 2022-10-25 半导体器件

Country Status (4)

Country Link
US (1) US20230217647A1 (zh)
KR (1) KR20230105495A (zh)
CN (1) CN116406226A (zh)
TW (1) TWI825929B (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101218506B1 (ko) * 2011-09-23 2013-01-21 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR102367394B1 (ko) * 2015-06-15 2022-02-25 삼성전자주식회사 캐패시터 구조체 및 이를 포함하는 반도체 소자
KR102462439B1 (ko) * 2016-10-18 2022-11-01 삼성전자주식회사 반도체 소자의 제조 방법
KR102609518B1 (ko) * 2018-09-21 2023-12-05 삼성전자주식회사 반도체 소자 형성 방법
KR20200050699A (ko) * 2018-11-02 2020-05-12 삼성전자주식회사 하이브리드 구조의 커패시터를 갖는 반도체 소자
KR102664275B1 (ko) * 2019-03-29 2024-05-09 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20200141809A (ko) * 2019-06-11 2020-12-21 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US11063050B2 (en) * 2019-09-25 2021-07-13 Nanya Technology Corporation Semiconductor device with air gaps and method for fabricating the same
TWI710110B (zh) * 2019-11-19 2020-11-11 華邦電子股份有限公司 電容器及其製造方法
TWI713156B (zh) * 2020-03-30 2020-12-11 華邦電子股份有限公司 半導體元件及其製造方法

Also Published As

Publication number Publication date
TWI825929B (zh) 2023-12-11
KR20230105495A (ko) 2023-07-11
US20230217647A1 (en) 2023-07-06
TW202329375A (zh) 2023-07-16

Similar Documents

Publication Publication Date Title
US7064365B2 (en) Ferroelectric capacitors including a seed conductive film
US7495311B2 (en) Semiconductor devices having a metal-insulator-metal capacitor and methods of forming the same
TW202137415A (zh) 半導體記憶體元件以及其製造方法
KR20160148114A (ko) 캐패시터 구조체 및 이를 포함하는 반도체 소자
CN110676255B (zh) 半导体存储器件
US20010041405A1 (en) Semiconductor memory device and method of manufacturing the same
US11152368B2 (en) Semiconductor device including storage node electrode having filler and method for manufacturing the same
US20030047764A1 (en) Ferroelectric memory device and method of forming the same
JP2005223339A (ja) キャパシタを有する半導体素子およびその製造方法
US11875992B2 (en) Semiconductor devices including a support pattern on a lower electrode structure
US6576941B1 (en) Ferroelectric capacitors on protruding portions of conductive plugs having a smaller cross-sectional size than base portions thereof
TWI825929B (zh) 半導體裝置
US20230217646A1 (en) Semiconductor devices having highly integrated capacitors therein
US11881482B2 (en) Semiconductor device
KR20230156679A (ko) 반도체 소자
TWI830457B (zh) 半導體裝置
US20230290810A1 (en) Semiconductor device
KR20220082148A (ko) 반도체 메모리 소자
JP2000101046A (ja) 半導体装置内で担体上に配置されたキャパシタ、およびこのキャパシタの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication