JPH0214563A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0214563A JPH0214563A JP63162695A JP16269588A JPH0214563A JP H0214563 A JPH0214563 A JP H0214563A JP 63162695 A JP63162695 A JP 63162695A JP 16269588 A JP16269588 A JP 16269588A JP H0214563 A JPH0214563 A JP H0214563A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- capacitor
- gate
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 229920005591 polysilicon Polymers 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract 2
- 239000011229 interlayer Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000002161 passivation Methods 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置に関するものである。
（従来の技術）
従来より、半導体記憶装置として、１つの記憶セルが１
つのトランジスタと１つのコンデンサから構成されるダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭと
略す）が用いられている。
つのトランジスタと１つのコンデンサから構成されるダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭと
略す）が用いられている。
以下、従来の半導体記憶装置について説明する。
第２図は従来の半導体記憶装置の断面図であり、２１は
Ｐ型シリコンからなる半導体基板、２２はＰ００拡散、
２３はフィールド酸化膜、２４は第１ゲート酸化膜、２
５はセルプレート、２６は第２ゲート酸化膜、２７はワ
ード線、２８はＮ０拡散層、２９は第１層間絶縁膜、３
０はビット線、３１は第２層間絶縁膜。
Ｐ型シリコンからなる半導体基板、２２はＰ００拡散、
２３はフィールド酸化膜、２４は第１ゲート酸化膜、２
５はセルプレート、２６は第２ゲート酸化膜、２７はワ
ード線、２８はＮ０拡散層、２９は第１層間絶縁膜、３
０はビット線、３１は第２層間絶縁膜。
３２はワード線裏うち線、３３はパッシベーション膜で
ある。
ある。
以上のように構成された半導体記憶装置について、以下
その動作を説明する。
その動作を説明する。
ワード線２７の電位によりゲートの開閉が行なゎれて、
Ｐ型シリコンからなる半導体基板２１と第１ゲート酸化
膜２４．セルプレート２５で構成されるコンデンサに、
電荷が蓄積されたり、放電されたりして、情報の書き込
み・読み出しが行なわれる。
Ｐ型シリコンからなる半導体基板２１と第１ゲート酸化
膜２４．セルプレート２５で構成されるコンデンサに、
電荷が蓄積されたり、放電されたりして、情報の書き込
み・読み出しが行なわれる。
（発明が解決しようとするｍＭ）
しかしながら、上記従来の構成では、トランジスタ、キ
ャパシタ、コンタクト、分離領域のスヘでを半導体基板
表面上に形成するため、集積度の向上が難しいという問
題があった。
ャパシタ、コンタクト、分離領域のスヘでを半導体基板
表面上に形成するため、集積度の向上が難しいという問
題があった。
本発明は上記従来の問題点を解決するもので。
集積度を向上することのできる半導体記憶装置を提供す
ることを目的とする。
ることを目的とする。
（課題を解決するための手段）
この課題を解決するために１本発明の半導体記憶装置は
、コンデンサをトレンチセル構造とし。
、コンデンサをトレンチセル構造とし。
トレンチセルの周囲もトレンチセルと同様にエツチング
を行なってトレンチセルを中心とした柱状構造としてい
る。さらに、その柱の側面にトランジスタおよびコンタ
クトをもつ構成を有している。
を行なってトレンチセルを中心とした柱状構造としてい
る。さらに、その柱の側面にトランジスタおよびコンタ
クトをもつ構成を有している。
（作 用）
この構成によって、トランジスタ、キャパシタ。
コンタクトを半導体基板に対して垂直な面に形成できる
ため、集積度を向上させることができる。
ため、集積度を向上させることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら説明
する。第１図は、本発明の一実施例における半導体記憶
装置を示すものである。第１図において、（ａ）は平面
図、（ｂ）はＡ−Ａ’面の断面図、（ｃ）はＢ−Ｂ’面
の断面図である。第１図において、１はＰ型シリコンか
らなる半導体基板、２はＮ“拡散層、３はゲート酸化膜
、４はゲート、５はビット線、６はワード線、７は絶縁
膜、８はポリシリコン膜、９はセルプレート、１０はポ
リシリコン酸化膜、１１は層間絶縁膜である。
する。第１図は、本発明の一実施例における半導体記憶
装置を示すものである。第１図において、（ａ）は平面
図、（ｂ）はＡ−Ａ’面の断面図、（ｃ）はＢ−Ｂ’面
の断面図である。第１図において、１はＰ型シリコンか
らなる半導体基板、２はＮ“拡散層、３はゲート酸化膜
、４はゲート、５はビット線、６はワード線、７は絶縁
膜、８はポリシリコン膜、９はセルプレート、１０はポ
リシリコン酸化膜、１１は層間絶縁膜である。
以上のように構成された半導体記憶装置について、以下
その動作を説明する。まず、１ｇ １７１を書き込む場
合は、ビット線５を５ｖにした後、ワード線６を５ｖに
することによってゲート４が開き、電子がゲート４から
Ｎ０拡散層２を経由して、ポリシリコン膜８とポリシリ
コン酸化膜１０．セルプレート９で構成されるコンデン
サに蓄えられる。
その動作を説明する。まず、１ｇ １７１を書き込む場
合は、ビット線５を５ｖにした後、ワード線６を５ｖに
することによってゲート４が開き、電子がゲート４から
Ｎ０拡散層２を経由して、ポリシリコン膜８とポリシリ
コン酸化膜１０．セルプレート９で構成されるコンデン
サに蓄えられる。
１１０ ｎを書き込む場合や、′１”または“０”を読
み出す場合も同様である。
み出す場合も同様である。
以上のように、本実施例によれば、トレンチセル構造の
コンデンサの周りを柱状構造とすることにより、コンデ
ンサ、トランジスタ、ビット線およびワード線コンタク
トを半導体基板に対して垂直な面に形成できるため、集
積度を向上させることができる。
コンデンサの周りを柱状構造とすることにより、コンデ
ンサ、トランジスタ、ビット線およびワード線コンタク
トを半導体基板に対して垂直な面に形成できるため、集
積度を向上させることができる。
（発明の効果）
本発明は、コンデンサ、トランジスタ、コンタクトを半
導体基板に対して垂直な面に構成することによって集積
度を向上することができる優れた半導体記憶装置を実現
できる。
導体基板に対して垂直な面に構成することによって集積
度を向上することができる優れた半導体記憶装置を実現
できる。
第１図は本発明の実施例における半導体記憶装置の図で
、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’面断面図
、（Ｑ）は（ａ）のＢ−Ｂ’面断面図、第２図は従来の
半導体記憶装置の断面図である。 １．２１・・・Ｐ型シリコンからなる半導体基板、２．
２８・・・Ｎ０拡散層、 ３・・・ゲート酸化膜、４
・・・ゲート、 ５，３０・・・ビット線、 ６゜
２７・・・ワード線、 ７・・・絶縁膜、 ８・・・ポ
リシリコン膜、９．２５・・・セルプレート、１０・・
・ポリシリコン酸化膜、 １１・・・層間絶縁膜、 ２
２・・・Ｐ００拡散、 ２３・・・フィールド酸化膜、
２４・・・第１ゲート酸化膜、２６・・・第２ゲート
酸化膜、 ２９・・・第１層間絶縁膜、３１・・・第２
層間絶縁膜、３２・・・ワード線裏うち線、 ３３・・
・パッシベーション膜。 特許出願人 松下電子工業株式会社 第１図 （ａ） 第 １図 （ｂ） （Ｃ）
、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’面断面図
、（Ｑ）は（ａ）のＢ−Ｂ’面断面図、第２図は従来の
半導体記憶装置の断面図である。 １．２１・・・Ｐ型シリコンからなる半導体基板、２．
２８・・・Ｎ０拡散層、 ３・・・ゲート酸化膜、４
・・・ゲート、 ５，３０・・・ビット線、 ６゜
２７・・・ワード線、 ７・・・絶縁膜、 ８・・・ポ
リシリコン膜、９．２５・・・セルプレート、１０・・
・ポリシリコン酸化膜、 １１・・・層間絶縁膜、 ２
２・・・Ｐ００拡散、 ２３・・・フィールド酸化膜、
２４・・・第１ゲート酸化膜、２６・・・第２ゲート
酸化膜、 ２９・・・第１層間絶縁膜、３１・・・第２
層間絶縁膜、３２・・・ワード線裏うち線、 ３３・・
・パッシベーション膜。 特許出願人 松下電子工業株式会社 第１図 （ａ） 第 １図 （ｂ） （Ｃ）
Claims (6)
- （１）トレンチセル構造のコンデンサと、トレンチセル
を中心とした柱状構造を備えた半導体記憶装置。 - （２）柱状構造の外壁部分に、トランジスタとコンタク
トを半導体基板に垂直に形成することを特徴とする請求
項（１）記載の半導体記憶装置。 - （３）ビット線を柱状構造の底部に形成することを特徴
とする請求項（２）記載の半導体記憶装置。 - （４）ワード線を柱状構造の側面に形成することを特徴
とする請求項（３）記載の半導体記憶装置。 - （５）柱状構造の外壁の底部にトランジスタのソース領
域を、外壁の上部にトランジスタのドレイン領域を形成
することを特徴とする請求項（４）記載の半導体記憶装
置。 - （６）セルプレートを最上層に配線することを特徴とす
る請求項（５）記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162695A JPH0214563A (ja) | 1988-07-01 | 1988-07-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162695A JPH0214563A (ja) | 1988-07-01 | 1988-07-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214563A true JPH0214563A (ja) | 1990-01-18 |
Family
ID=15759540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162695A Pending JPH0214563A (ja) | 1988-07-01 | 1988-07-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214563A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2717950A1 (fr) * | 1994-03-28 | 1995-09-29 | Samsung Electronics Co Ltd | Ligne de bit enterrée et cellule de porte cylindrique et procédé de fabrication de ces éléments. |
| EP0744772A1 (de) * | 1995-05-24 | 1996-11-27 | Siemens Aktiengesellschaft | DRAM-Speicherzelle mit vertikalem Transistor und Verfahren zur Herstellung derselben |
| EP0831532A2 (en) * | 1996-09-19 | 1998-03-25 | Texas Instruments Incorporated | Semiconductor memories |
| JPH11330422A (ja) * | 1998-03-25 | 1999-11-30 | Siemens Ag | 半導体デバイス、半導体デバイスアレイ、半導体生成物及び縦形半導体デバイスの作製方法並びにｄｒａｍ生成物の作製方法 |
| US6563155B2 (en) | 1998-09-08 | 2003-05-13 | Texas Instruments Incorporated | Cross point type DRAM cell composed of a pillar having an active region |
| WO2003028104A3 (de) * | 2001-09-05 | 2003-08-14 | Infineon Technologies Ag | Halbleiterspeicher mit einen vertikalen auswahltransistor umfassenden speicherzellen sowie verfahren zu seiner herstellung |
| KR100618875B1 (ko) * | 2004-11-08 | 2006-09-04 | 삼성전자주식회사 | 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법 |
-
1988
- 1988-07-01 JP JP63162695A patent/JPH0214563A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2717950A1 (fr) * | 1994-03-28 | 1995-09-29 | Samsung Electronics Co Ltd | Ligne de bit enterrée et cellule de porte cylindrique et procédé de fabrication de ces éléments. |
| EP0744772A1 (de) * | 1995-05-24 | 1996-11-27 | Siemens Aktiengesellschaft | DRAM-Speicherzelle mit vertikalem Transistor und Verfahren zur Herstellung derselben |
| US5736761A (en) * | 1995-05-24 | 1998-04-07 | Siemens Aktiengesellschaft | DRAM cell arrangement and method for its manufacture |
| EP0831532A2 (en) * | 1996-09-19 | 1998-03-25 | Texas Instruments Incorporated | Semiconductor memories |
| EP0831532A3 (en) * | 1996-09-19 | 1999-05-12 | Texas Instruments Incorporated | Semiconductor memories |
| JPH11330422A (ja) * | 1998-03-25 | 1999-11-30 | Siemens Ag | 半導体デバイス、半導体デバイスアレイ、半導体生成物及び縦形半導体デバイスの作製方法並びにｄｒａｍ生成物の作製方法 |
| EP0948053A3 (en) * | 1998-03-25 | 2003-08-13 | Siemens Aktiengesellschaft | Semiconductor device with vertical transistor and buried word line |
| US6563155B2 (en) | 1998-09-08 | 2003-05-13 | Texas Instruments Incorporated | Cross point type DRAM cell composed of a pillar having an active region |
| US6797563B2 (en) | 1998-09-08 | 2004-09-28 | Texas Instruments Incorporated | Method of forming cross point type DRAM cell |
| WO2003028104A3 (de) * | 2001-09-05 | 2003-08-14 | Infineon Technologies Ag | Halbleiterspeicher mit einen vertikalen auswahltransistor umfassenden speicherzellen sowie verfahren zu seiner herstellung |
| US6977405B2 (en) | 2001-09-05 | 2005-12-20 | Infineon Technologies, Ag | Semiconductor memory with memory cells comprising a vertical selection transistor and method for fabricating it |
| KR100618875B1 (ko) * | 2004-11-08 | 2006-09-04 | 삼성전자주식회사 | 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5177576A (en) | Dynamic random access memory having trench capacitors and vertical transistors | |
| JPH0793365B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US4896197A (en) | Semiconductor memory device having trench and stacked polysilicon storage capacitors | |
| US4953125A (en) | Semiconductor memory device having improved connecting structure of bit line and memory cell | |
| US6087692A (en) | DRAM cell configuration and method for its fabrication | |
| JPH0214563A (ja) | 半導体記憶装置 | |
| JPH0529573A (ja) | 半導体記憶装置およびその製造方法 | |
| KR940002835B1 (ko) | 접합전계형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조 | |
| JPH0612805B2 (ja) | 半導体記憶装置の製造方法 | |
| US6638817B2 (en) | Method for fabricating dram cell array not requiring a device isolation layer between cells | |
| JPH04278579A (ja) | スタック形キャパシタを用いるダイナミック形メモリーセルの製造方法 | |
| JPH03205867A (ja) | 半導体記憶装置 | |
| US5200353A (en) | Method of manufacturing a semiconductor device having trench capacitor | |
| JPS6372150A (ja) | ダイナミツクｒａｍ | |
| JPH04287366A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS62169475A (ja) | 半導体記憶装置 | |
| JP2645008B2 (ja) | 半導体記憶装置 | |
| JP3128896B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2754584B2 (ja) | メモリ装置の製造方法 | |
| JPS62273764A (ja) | 半導体メモリ装置 | |
| JPS6182459A (ja) | 半導体記憶装置 | |
| JPS63197371A (ja) | ダイナミツクランダムアクセスメモリ | |
| JPS63229848A (ja) | 半導体記憶装置 | |
| JPH0770622B2 (ja) | Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法 | |
| JP2748867B2 (ja) | 半導体記憶装置 |