JP2748867B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は随時書き込み、読み出し
が可能なＤＲＡＭ（ダイナミックＲＡＭ）など、ＭＯＳ
トランジスタからなる半導体記憶装置に関する。

【０００２】

【従来の技術】近年の半導体装置では配線の微細化によ
るチップサイズの縮小と世代の交替が進み、より細いパ
ターンを形成する方法の検討が数多く行なわれている。
微細パターンを形成する方法では、フォトリソグラフィ
技術により、より細いパターンをフォトレジストで形成
し、エッチング技術で配線材料を選択的に除去する方法
の検討が中心であり、この方法により配線寸法を縮小し
てチップサイズを小型化することが一般的となってい
る。

【０００３】このような半導体装置の一例として、随時
書き込み、読み出しが可能な現在最も一般的なＤＲＡＭ
のメモリセルについて説明する。図６は従来の半導体記
憶装置の等価回路図であり、図７は図６に示した半導体
記憶装置の平面図である。また、図８は図６の半導体記
憶装置の構造を示す図であり、同図（ａ）は図７に示す
平面図のＡ−Ａ’線断面図、同図（ｂ）は図７に示す平
面図のＢ−Ｂ’線断面図である。

【０００４】図６において、半導体記憶装置にはデータ
を記憶する複数のメモリセル６００が格子状に配置さ
れ、２組のメモリセル６００毎に１つのセル６２０を構
成している。各メモリセル６００はＭＯＳトランジスタ
Ｑと容量部Ｃとから構成され、ＭＯＳトランジスタＱの
ドレインＤと容量部Ｃの一端がそれぞれ接続され、容量
部Ｃの他端には一定の電圧Ｖｃｃ（または０Ｖ）がそれ
ぞれ印加されている。また、ビット線Ｂ１〜ＢＭには各
横列毎にメモリセルを構成するＭＯＳトランジスタＱの
ソースＳが共通に接続され、ワード線Ｗ１〜ＷＮには各
縦列毎にメモリセルを構成するＭＯＳトランジスタＱの
ゲートＧが共通に接続されている。

【０００５】このような構成において、データの書き込
みを行う際には、各ビット線Ｂ１〜ＢＭに電圧ＶD また
は０Ｖを印加した状態で、選択されたワード線Ｗ１〜Ｗ
Ｎに電圧を印加する。このことによって、選択されたワ
ード線Ｗ１〜ＷＮに繋がる各ＭＯＳトランジスタＱのゲ
ートＧに電圧が印加され、ＭＯＳトランジスタＱがオン
して容量部Ｃの電荷が充電または放電されることで書き
込みが行われる。このときデータは容量部Ｃに蓄えられ
る電荷によって保持される。また、データを読みだす際
には、読み出したいワード線Ｗ１〜ＷＮに電圧を印加
し、ＭＯＳトランジスタＱがオンした状態で各ビット線
Ｂ１〜ＢＭの電位を検出することで行う。各セル６２０
は、図８（ａ）、（ｂ）に示すように、Ｐ型半導体基板
６０１の表面近傍にＬＯＣＯＳ法により形成された素子
分離酸化膜６０２によって、図７に示すような素子分離
パターン６５０の形状でそれぞれが分離されて構成され
ている。

【０００６】セル６２０を構成するＰ型半導体基板６０
１の表面近傍には、ヒ素等が注入されてソースＳ、ドレ
インＤとなる３つのＮ型不純物拡散層６０５が形成さ
れ、Ｐ型半導体基板６０１表面には隣り合う２つのＮ型
不純物拡散層６０５をまたぐようにして酸化技術により
形成された厚さ１５ｎｍ程度の２つのゲート酸化膜６０
３が形成されている。ゲート酸化膜６０３の上にはリン
等の不純物を含む多結晶シリコンからなる２つのゲート
電極６０４がそれぞれ形成され、このゲート電極６０４
は、各メモリセル６００を構成するＭＯＳトランジスタ
ＱのゲートＧを接続するため、図７に示すゲート電極パ
ターン６５１のようにＰ型半導体基板６０１上に形成さ
れている。これら、Ｐ型半導体基板６０１、Ｎ型不純物
拡散層６０５、ゲート酸化膜６０３、およびゲート電極
６０４によって、２つのＭＯＳトランジスタＱが形成さ
れている。なお、３つのＮ型不純物拡散層６０５の内、
１つのＮ型不純物拡散層６０５は２つのＭＯＳトランジ
スタＱそれぞれに共通なソースＳとなっている。

【０００７】また、Ｐ型半導体基板６０１上には、ＣＶ
Ｄ技術により堆積されたリン、ボロン等の不純物を含ん
だシリコン酸化膜（以下ＢＰＳＧ膜と呼ぶ）からなる第
１の層間絶縁膜６０６が形成され、第１の層間絶縁膜６
０６上には高融点金属とシリコンからなるビット配線６
０７が形成され、ビット線接続孔６０８によって、２つ
のＭＯＳトランジスタＱに共通なＮ型不純物拡散層６０
５と接続されている。また第１の層間絶縁膜６０６上に
はＣＶＤ法により堆積されたＢＰＳＧ膜からなる第２の
層間絶縁膜６０９が形成されている。第２の層間絶縁膜
６０９上には、厚さ４００ｎｍのリン等の不純物を含む
多結晶シリコンからなる容量部電荷蓄積電極６１０が形
成され、この容量部電荷蓄積電極６１０は、第１の層間
絶縁膜６０６および第２の層間絶縁膜６０９を貫通する
２つの容量部接続孔６１１によってそれぞれＮ型不純物
拡散層６０５と接続されている。そして容量部電荷蓄積
電極６１０上にはＣＶＤ法により堆積された厚さ１０ｎ
ｍ程度の窒化シリコン膜からなる容量絶縁膜６１２が形
成され、その上に厚さ１５０ｎｍ程度のリン等の不純物
を含む多結晶シリコンからなる容量部定電圧電極６１３
が形成されている。このような構造にすることによっ
て、図６に示したように１つのセル６２０内に２つのメ
モリセル６００を形成している。このセルのサイズを縮
小しようとする場合、従来は、セルを上下に積み重ねる
積層構造にして、ビットあたりのセルの占有面積を縮小
する方法などが採られていた。

【０００８】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体記憶装置では、半導体基板上にゲート
電極が一面にしきつめられている構造のため、セルサイ
ズはゲート電極の配線間隔により決定され、ゲート電極
間隔が一定の場合、セルサイズの縮小が困難であるとい
う問題があった。また、セルサイズを単純に元のサイズ
の９０％に縮小しようとする場合、現在の０．５５μｍ
程度のパターン寸法は０．５μｍ程度に、また８０％縮
小を行なうとすると０．４４μｍ程度の配線寸法にする
必要があり、現状の微細パターン形成技術の極限の技術
が必要となるため、容易に大幅なセルサイズの縮小を行
なうことは不可能であり、ウエハー内の有効チップ数の
増加が困難であった。

【０００９】また、セルを上下に積み重ねる積層構造
は、製造工程が積層数倍だけかかり、さらに各セル間を
絶縁する層も追加しなければならないため、製造時間と
製造コストの大幅な増大を招いてしまう。

【００１０】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、製造時
間や製造工程の大幅な増加を招くことなく、セルサイズ
とチップサイズを縮小し、ウエハ内の有効チップ数を増
加させることができる半導体記憶装置を提供することに
ある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置は、ゲート電極の一面とその背
面とに、前記ゲート電極を共通にしてそれぞれ形成され
るＭＯＳトランジスタと、 前記ＭＯＳトランジスタのソ
ースまたはドレインのいずれか一方に接続される、情報
を読み書きするためのビット配線と、 前記ＭＯＳトラン
ジスタのソースまたはドレインのうち、前記ビット配線
が接続されない他方に接続され、所定の電圧を印加する
ための電極をそれぞれ独立して備え、前記所定の電圧に
よって情報を記憶するための電荷の蓄積あるいは放電を
行う容量部と、を有することを特徴とする。このとき、
容量部は、 ゲート電極の一面側に形成されたＭＯＳトラ
ンンジスタと隣接する半導体基板の溝に形成される第１
の容量部と、 前記ゲート電極の背面側に形成されたＭＯ
Ｓトランンジスタを覆う層間絶縁膜上に形成される第２
の容量部と、を有していてもよい。

【００１２】

【作用】上記のように構成された半導体記憶装置は、１
つのゲート電極を共通にする２つのＭＯＳトランジスタ
を形成し、それぞれのＭＯＳトランジスタにビット配線
を形成する構造としたため、１つのゲート電極で２ビッ
ト分の記憶処理が可能となる。

【００１３】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１４】（第１実施例）図１は本発明の半導体記憶
装置の等価回路図であり、図２は本発明の半導体記憶装
置の第１実施例の平面図である。また、図３は図２に示
す半導体記憶装置の構造を示す図であり、同図（ａ）は
図２に示す平面図のＡ−Ａ’線断面図、同図（ｂ）は図
２に示す平面図のＢ−Ｂ’線断面図である。

【００１５】図１において、本実施例の半導体記憶装置
のセル１６０は、ＭＯＳトランジスタＱ１、Ｑ２および
容量部Ｃ１、Ｃ２からなる第１の素子部１６１と、ＭＯ
ＳトランジスタＱ３、Ｑ４および容量部Ｃ３、Ｃ４から
なる第２の素子部１６２とから構成されている。

【００１６】図３において、各セル１６０は、ＬＯＣＯ
Ｓ法により形成された素子分離酸化膜１０２によって各
セル１６０毎に分離され、図２の実線で示す素子分離パ
ターン１５０の形状でＰ型半導体基板１０１に形成され
ている。

【００１７】Ｐ型半導体基板１０１表面近傍にはイオン
注入法によりリンまたはヒ素を注入した第１のＮ型不純
物拡散層１０４が形成され、この第１のＮ型不純物拡散
層１０４は２つのＭＯＳトランジスタＱ１、Ｑ２に共通
なソースＳとなる。Ｐ型半導体基板１０１表面には、表
面酸化技術により堆積された厚さ１５ｎｍの２つの第１
のゲート酸化膜１０７が第１のＮ型不純物拡散層１０４
の一部にかかるように形成されている。第１のゲート酸
化膜１０７上には、ＣＶＤ法により堆積されたリンを含
む多結晶シリコンよりなる２つのゲート電極１０８がそ
れぞれ形成され、ゲート電極１０８の上部には熱酸化法
またはＣＶＤ法により堆積された厚さ１５ｎｍの第２の
ゲート酸化膜１１１がそれぞれ形成されている。このゲ
ート電極１０８は、各メモリセルを構成するＭＯＳトラ
ンジスタＱ１、Ｑ３のゲートＧ、またはＭＯＳトランジ
スタＱ２、Ｑ４のゲートＧをそれぞれ接続するため、図
２に示すゲート電極パターン１５２のようにＰ型半導体
基板１０１上に形成されている。

【００１８】また、ゲート電極１０８と素子分離酸化膜
１０２との間には容量部の電荷蓄積用電極の表面積を増
加させるため、トレンチ１０３と呼ばれる２つの溝が掘
られ、トレンチ１０３の外壁にはＮ型不純物拡散層から
なる第１の容量部電荷蓄積電極１２５がそれぞれ形成さ
れている。ここで、２つの第１の容量部電荷蓄積電極１
２５はＭＯＳトランジスタＱ１、Ｑ２のドレインＤとし
ても動作する。これら、Ｐ型半導体基板１０１、第１の
Ｎ型不純物拡散層１０４、第１の容量部電荷蓄積電極１
２５、第１のゲート酸化膜１０７、およびゲート電極１
０８によって、２つのＭＯＳトランジスタＱ１、Ｑ２が
形成されている。

【００１９】２つのトレンチ１０３の内壁にはＣＶＤ法
により堆積された厚さ１０ｎｍの窒化シリコン膜からな
る第１の容量絶縁膜１０５がそれぞれ形成され、第１の
容量絶縁膜１０５上には、ＣＶＤ法により堆積したリン
等の不純物を含む多結晶シリコン膜からなる第１の容量
部定電圧電極１０６がそれぞれ形成されている。これら
第１の容量部電荷蓄積電極１２５、第１の容量絶縁膜１
０５、および第１の容量部定電圧電極１０６により、容
量部Ｃ１、Ｃ２（図３参照）が形成されている。

【００２０】また、Ｐ型半導体基板１０１上には、ゲー
ト電極１０８を覆うようにしてＢＰＳＧ膜からなる第１
の層間絶縁膜１０９が形成されている。このＢＰＳＧ膜
はＣＶＤ法などで堆積した後、平坦化するためフッ酸系
のエッチング液により全面エッチングを行なっている。
第１の層間絶縁膜１０９上には、非晶質シリコン層を低
温熱処理することにより形成した厚さ２００ｎｍの半導
体層１１２が形成され、図２の破線で示す半導体層のパ
ターン１５３の形状で形成されている。また、半導体層
１１２は、フォトリソグラフィ技術と選択エッチング技
術とによって第１の層間絶縁膜１０９に第２のゲート酸
化膜１１１の上部まで開口させた接続孔１１０で、第２
のゲート酸化膜と接続されている。そして、半導体層１
１２中にはイオン注入法によりヒ素等の不純物を注入し
た３つの第２のＮ型不純物拡散層１１３が、２つの第２
のゲート酸化膜１１１の一部にそれぞれかかるように形
成されている。これら、半導体層１１２、第２のＮ型不
純物拡散層１１３、第２のゲート酸化膜１１１、および
ゲート電極１０８によって、２つのＭＯＳトランジスタ
Ｑ３、Ｑ４が形成されている。

【００２１】第１の層間絶縁膜１０９の上には、ＢＰＳ
Ｇ膜からなる第２の層間絶縁膜１１４が形成され、この
ＢＰＳＧ膜はＣＶＤ法により堆積された厚さ５００ｎｍ
の膜を平坦性向上のためフッ酸系のエッチング液によっ
て全面エッチングを行ない厚さを３００ｎｍにした。第
２の層間絶縁膜１１４上には、ＣＶＤ法により堆積され
た厚さ５００ｎｍのＢＰＳＧ膜を平坦性向上のため全面
エッチングを行ない厚さを３００ｎｍにした第３の層間
絶縁膜１１７が形成されている。第３の層間絶縁膜１１
７上には、第３の層間絶縁膜と同様にして形成された第
４の層間絶縁膜１２０が形成されている。さらに第４の
層間絶縁膜１２０の上にはＣＶＤ法により３００ｎｍ堆
積されたリン等の不純物を含む多結晶シリコンからなる
第２の容量部電荷蓄積電極１２１が形成され、第２の層
間絶縁膜１１４から第４の層間絶縁膜１２０にいたる２
つの容量部接続孔１２２によって、半導体層１１１中に
形成された２つの第２のＮ型不純物拡散層と接続されて
いる。また、第２の容量部電荷蓄積電極１２１の上に
は、ＣＶＤ法により堆積された厚さ１０ｎｍの窒化シリ
コン膜からなる第２の容量絶縁膜１２３が形成され、第
２の容量絶縁膜１２３上には、ＣＶＤ法により堆積され
た厚さ１５０ｎｍのリン等の不純物を含む多結晶シリコ
ン膜からなる第２の容量部定電圧電極１２４が形成され
ている。これら第２の容量部電荷蓄積電極１２１、第２
の容量絶縁膜１２３、および第２の容量部定電圧電極１
２４により、容量部Ｃ３、Ｃ４を形成している。

【００２２】また、第２の層間絶縁膜１１４にフォトリ
ソグラフィ技術と、エッチング技術により第１のビット
線接続孔１１６が開口しており、高融点金属とシリコン
からなる第１のビット配線１１５が、第１のビット線接
続孔１１６よって第１のＮ型不純物拡散層１０４と接続
されている。また、第２の層間絶縁膜１１４、第３の層
間絶縁膜１１７には第２のビット線接続孔１１９が開口
され、第２のビット線接続孔１１９によって、高融点金
属とシリコンからなる第２の第２のビット配線１１８が
第２のＮ型不純物拡散層と接続されている。

【００２３】このような構成にすることで、図１に示す
ようにセル１６０は、ＭＯＳトランジスタＱ１、Ｑ２、
容量部Ｃ１、Ｃ２、および第１のビット配線１１５から
なる第１の素子部１６１と、ＭＯＳトランジスタ部Ｑ
３、Ｑ４、容量部Ｃ３、Ｃ４、および第２のビット配線
１１８からなる第２の素子部１６２とから形成される。
このようにして１つのゲート電極の上下に第１の素子部
１６１と第２の素子部１６２とを形成することで、従来
と同じ配線ルールで、メモリセルの数を増やすことがで
き、チップの小型化を図ることができる。また、製造工
程についても、単純にセル１６０を積み重ねる構造と異
なり、ゲート電極や絶縁膜形成に要する工程を省略する
ことができるため、製造時間や製造コストを削減するこ
とができる。

【００２４】（第２実施例）図４は本発明の半導体記憶
装置の第２実施例の平面図である。図５は図４に示した
半導体記憶装置の構造を示す図であり、同図（ａ）は図
４に示す平面図のＡ−Ａ’線断面図、同図（ｂ）は図４
に示す平面図のＢ−Ｂ’線断面図である。

【００２５】本実施例では接続孔２１０を第２の層間絶
縁膜２１４から第２のゲート酸化膜２１１上まで開口し
て半導体層２１２を形成し、第１実施例とは逆に第１の
層間絶縁膜２０９上に第１のビット配線２１５を形成
し、第２の層間絶縁膜２１４上に第２のＮ型不純物層２
１３を形成している。その他の構造は第１実施例と同様
であるためその説明は省略する。

【００２６】このような構造にすることによって、第１
のビット配線２１５と、第２のビット配線２１８とが第
２のＮ型不純物拡散層２１３の上下別々の層に形成され
て、第１実施例のように第２の層間絶縁膜２１４中で第
１のビット配線２１５と第２のビット配線２１８とが干
渉することがないため、第１のビット配線２１５と隣接
するセルの第２のビット配線３１８、および第２のビッ
ト配線２１８と隣接するセルの第１のビット配線３１５
とを近接して形成することができる。従って、図４に示
すように、第１実施例と比べてセルをより密に形成する
ことが可能となり、チップサイズをより小さくすること
ができる。

【００２７】以上説明したように、１つのゲート電極の
上と下にＭＯＳトランジスタをそれぞれ形成し、それら
のＭＯＳトランジスタに容量部とビット配線とを形成す
る構造にしたため、従来の１ゲート電極あたり１ビット
構造に対し、１ゲート電極あたり２ビット構造となるた
め、ビットあたりの占有面積が大幅に減少する。例えば
２ビットあたりの占有面積では、同等の寸法にて形成さ
れた場合、第１実施例では従来の約７６％の面積に、第
２実施例では従来の約５８％の面積に減少する。また半
導体記憶装置では、チップサイズのうちセルの大きさが
６０〜７０％程度を占めるため、本発明を適用する事に
より同じ配線ルールにもかかわらず大幅なチップサイズ
の縮小ができ、ウエハ上に形成できる有効チップ数を大
幅に増加させることができる。

【００２８】なお、上記各実施例では、メモリセルを構
成するＭＯＳトランジスタのソースがビット線に、また
ドレインが容量部に接続された例で説明しているが、こ
れらはそれぞれ逆に接続されていてもなんら問題はな
い。また、２つのメモリセルによって１つのセルを構成
しているが、セルを構成するメモリセルは２つである必
要はなく、１つ、あるいは３つ以上であってもよい。さ
らに上記各実施例では、ＤＲＡＭを参照して説明してい
るが、ＤＲＡＭに限らず、ＳＲＡＭ（スタティックＲＡ
Ｍ）などＭＯＳ構造の他の半導体記憶装置についても、
本発明が適用できることは言うまでもない。

【００２９】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載する効果を奏する。

【００３０】１つのゲート電極を共通にする２つのＭＯ
Ｓトランジスタを形成し、それぞれのＭＯＳトランジス
タにビット配線を形成する構造にしたため、１ゲート電
極あたり２ビットの信号が記憶でき、ビットあたりの占
有面積が大幅に減少する。従って、従来と同じ配線ルー
ルで、メモリセルの数を増やすことができ、チップの小
型化を図ることができる。また、製造工程についても、
単純にセルを積み重ねる構造と異なり、ゲート電極や絶
縁膜形成に要する工程を省略することができるため、製
造時間や製造コストを削減することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の等価回路図である。

【図２】本発明の半導体記憶装置の第１実施例の平面図
である。

【図３】図２に示す半導体記憶装置の構造を示す図であ
り、同図（ａ）は図２に示す平面図のＡ−Ａ’線断面
図、同図（ｂ）は図２に示す平面図のＢ−Ｂ’線断面図
である。

【図４】本発明の半導体記憶装置の第２実施例の平面図
である。

【図５】図４に示した半導体記憶装置の構造を示す図で
あり、同図（ａ）は図４に示す平面図のＡ−Ａ’線断面
図、同図（ｂ）は図４に示す平面図のＢ−Ｂ’線断面図
である。

【図６】従来の半導体記憶装置の等価回路図である。

【図７】図６に示した半導体記憶装置の平面図である。

【図８】図６の半導体記憶装置の構造を示す図であり、
同図（ａ）は図７に示す平面図のＡ−Ａ’線断面図、同
図（ｂ）は図７に示す平面図のＢ−Ｂ’線断面図であ
る。

【符号の説明】

１０１ Ｐ型半導体基板 １０２ 素子分離酸化膜 １０３ トレンチ １０４ 第１のＮ型不純物拡散層 １０５ 第１の容量絶縁膜 １０６ 第１の容量部定電圧電極 １０７ 第１のゲート酸化膜 １０８ ゲート電極 １０９、２０９ 第１の層間絶縁膜 １１０、２１０ 接続孔 １１１、２１１ 第２のゲート酸化膜 １１２、２１２ 半導体層 １１３、２１３ 第２のＮ型不純物層 １１４、２１４ 第２の層間絶縁膜 １１５、２１５ 第１のビット配線 １１６、２１６ 第１のビット線接続孔 １１７ 第３の層間絶縁膜 １１８、２１８ 第２のビット配線 １１９、２１９ 第２のビット線接続孔 １２０ 第４の層間絶縁膜 １２１ 第２の容量部電荷蓄積電極 １２２ 容量部接続孔 １２３ 第２の容量絶縁膜 １２４ 第２の容量部定電圧電極 １２５ 第１の容量部電荷蓄積電極 １５０ 素子分離パターン １５２ ゲート電極パターン １５３ 半導体層のパターン １６０ セル １６１ 第１の素子部 １６２ 第２の素子部 ３１５ 隣接するセルの第１のビット配線 ３１８ 隣接するセルの第２のビット配線

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート電極の一面とその背面とに、前記
   ゲート電極を共通にしてそれぞれ形成されるＭＯＳトラ
   ンジスタと、 前記ＭＯＳトランジスタのソースまたはドレインのいず
   れか一方に接続される、情報を読み書きするためのビッ
   ト配線と、 前記ＭＯＳトランジスタのソースまたはドレインのう
   ち、前記ビット配線が接続されない他方に接続され、所
   定の電圧を印加するための電極をそれぞれ独立して備
   え、前記所定の電圧によって情報を記憶するための電荷
   の蓄積あるいは放電を行う容量部と、 を有する ことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、容量部は、 ゲート電極の一面側に形成されたＭＯＳトランンジスタ
   と隣接する半導体基板の溝に形成される第１の容量部
   と、 前記ゲート電極の背面側に形成されたＭＯＳトランンジ
   スタを覆う層間絶縁膜上に形成される第２の容量部と、 を有する ことを特徴とする半導体記憶装置。