JP2010016168A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】より微細化が可能な半導体装置を提供する。
【解決手段】基板の表面から所定の深さまでの領域に設けられたソース電極およびドレイン電極と、これら２つの電極よりも基板内の深い位置に設けられたゲート電極とを含むＭＯＳトランジスタが複数設けられ、複数のＭＯＳトランジスタのソース電極またはドレイン電極と接続され、基板においてソース電極およびドレイン電極と同層または基板の表面よりも深い位置に設けられた配線を有する。
【選択図】図２

Description

本発明は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを有する半導体装置およびその製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）は、ＭＯＳトランジスタとキャパシタの記憶素子とを組み合わせたメモリセルが複数設けられたデバイスである。一般的なメモリセルは、ＭＯＳトランジスタのゲート電極がシリコン（Ｓｉ）基板の上に形成されている。隣同士のメモリセルのゲート電極を接続したものがワード線と呼ばれている。
一般的なメモリセル構造とは異なり、ワード線が基板内に設けられた構造のメモリセルが提案されている（特許文献１参照）。特許文献１に開示されたメモリセルでは、ワード線が基板のトレンチに設けられたトレンチゲートＭＯＳトランジスタが用いられている。
特開２０００−１６４８３３号公報
一般的なメモリセル構造では、ワード線がゲート酸化膜を介してＳｉ基板の上に形成され、ビット線に用いられる配線層がワード線よりも上層に形成される。Ｓｉ基板表面に設けられた、ＭＯＳトランジスタのソース電極およびドレイン電極となる不純物拡散層と、ビット線となる配線層とを電気的に接続するために、それらの間に複数のコンタクトプラグを設ける必要があった。また、ＭＯＳトランジスタよりも上層に形成される記憶素子と短絡しない位置に、その配線層を設ける必要があった。そのため、セルフアラインコンタクト等のコンタクト形成方法を用いて、電気的絶縁性を確保したコンタクトを形成しているが、微細化の進展に伴ってコンタクトの形成が困難になっていた。
また、特許文献１のような構造のメモリセルも提案されているが、より一層の微細化を進めるには不十分であった。
本発明は上述したような技術が有する問題点を解決するためになされたものであり、より微細化が可能な半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するための本発明の半導体装置は、
基板の表面から所定の深さまでの領域に設けられたソース電極およびドレイン電極と、これら２つの電極よりも前記基板内の深い位置に設けられたゲート電極とを含むＭＯＳトランジスタが複数設けられ、
前記複数のＭＯＳトランジスタの前記ソース電極または前記ドレイン電極と接続され、前記基板において該ソース電極および該ドレイン電極と同層または前記基板の表面よりも深い位置に設けられた配線を有する構成である。
また、本発明の半導体装置の製造方法は、
基板に対して第１のパターンをマスクに第１のエッチングを行うことで、前記基板の表面から所定の深さを有する第１のトレンチを形成し、
前記第１のトレンチの一部を露出させる開口を有する第２のパターンをマスクに前記基板に対して第２のエッチングを行うことで、前記第１のトレンチとは異なる部位に前記第１のトレンチよりも浅い第２のトレンチを形成するとともに、露出した前記第１のトレンチの位置に第３のトレンチを形成し、
前記第３のトレンチに素子分離のための絶縁膜を形成し、
前記第１のトレンチにＭＯＳトランジスタのゲート電極を形成し、
前記基板の表面に前記ＭＯＳトランジスタのソース電極またはドレイン電極を形成し、
前記第２のトレンチに、前記ソース電極またはドレイン電極と接続される配線を形成するものである。
本発明によれば、ソース電極またはドレイン電極に接続される配線とこれらの電極とが近くなり、ソース電極またはドレイン電極と配線とを接続するためのコンタクトプラグの形成が容易になった。
（第１の実施形態）
本実施形態のＤＲＡＭのメモリセルの構成を説明する。
図１Ａは本実施形態のメモリセルのパターンを説明するための平面図である。本実施形態のメモリセルは、オープンビット線方式を採用しており、使用するプロセスの最小加工寸法Ｆに対して、６Ｆ２のメモリセル面積を有する。また、メモリセルは、Ｓｉからなる半導体基板（以下では、Ｓｉ基板と称する）に形成されている。
本実施形態のメモリセルは、情報を蓄積するためのキャパシタと、そのキャパシタと接続されるＭＯＳトランジスタとを有する構成である。ＭＯＳトランジスタは、キャパシタの情報を読み出すため、またはキャパシタに情報を書き込むためのアクセストランジスタとして機能する。以下では、メモリセルのＭＯＳトランジスタをアクセストランジスタと称する。
図１Ａに示すように、アクセストランジスタは、Ｓｉ基板１０の表面から所定の深さまで導電性不純物が拡散されたドレイン電極２０１およびソース電極２０２と、ゲート電極３００とを有する。ソース電極２０２およびドレイン電極２０１のそれぞれは第１アクティブフィールドパターン１と第２アクティブフィールドパターン２とが交差する領域に設けられている。ドレイン電極２０１はキャパシタ下部電極７０１と接続されている。ソース電極２０２はビット線用コンタクト５００に設けられた導電性膜（不図示）を介してビット線６００と接続されている。なお、キャパシタの誘電体および上部電極を図に示すことを省略している。
本実施形態のメモリセルでは、ゲート電極３００は、Ｓｉ基板１０の表面よりも下層に設けられている。ビット線６００は、ビット線用コンタクト５００に設けられた導電性膜よりも下層に設けられている。これらの構造についての詳細は後述する。
次に、複数の上記メモリセルを配置したメモリセルアレイの構成を説明する。図１Ｂは本実施形態のメモリセルを複数配置したメモリセルアレイの一構成例を示す平面図である。図１Ｂは、本実施形態のメモリセルの特徴を説明しやすくするために、メモリセル作製の途中工程における構造を示す。
図１Ａに示したゲート電極３００を一定方向に複数接続したものがメモリセルアレイにおけるワード線となる。本実施形態におけるワード線は、図１Ｂに示すワード線用トレンチパターン３に導電性材料が形成されたものである。ビット線６００は、図１Ｂに示すビット線用トレンチパターン６に導電性材料が形成されたものである。図１Ｂは、ワード線用トレンチパターン３とビット線用トレンチパターン６に、導電性材料が埋め込まれる前の状態の平面図を示している。
本実施形態のメモリセルアレイは、第１のアクティブフィールドパターン１と、第２のアクティブフィールドパターン２とを有し、これら２種類の線状パターンが重ね合わせられている。第１のアクティブフィールドパターン１は、ワード線用トレンチパターン３の長手方向に平行に設けられている。第２のアクティブフィールドパターン２は、第１のアクティブフィールドパターンに対して垂直方向に設けられている。アクティブフィールドパターンとは、Ｓｉ基板１０の表面をそのまま残している部分を含むパターンを意味する。
ワード線用トレンチパターン３は、第１のアクティブフィールドパターン１で挟まれるスペースに設けられている。ワード線用トレンチパターン３は、３本の第１のアクティブフィールドパターン１に対して２本の割合で配置されている。図１Ｂに示すように、ワード線用トレンチパターン３は２本の第１のアクティブフィールドパターン１に挟まれている。
特許文献１に例示されるようなトレンチゲートＭＯＳトランジスタを配置したメモリセルでは、隣接するトランジスタのゲート電極同士を接続するための配線パターンがゲート電極とは別に設けられているが、本実施形態ではワード線用トレンチパターン３に導電性材料が埋め込まれた構成がゲート電極だけでなく、ゲート電極同士を接続する配線となる。
上記ワード線用トレンチパターン３に直交する第２のアクティブフィールドパターン２の間のスペースに、ビット線用トレンチパターン６が配置されている。ビット線用トレンチパターン６は、１本の第２のアクティブフィールドパターン２に対して１本の割合で配置されている。
第１のアクティブフィールドパターン１および第２のアクティブフィールドパターン２が交差する部位には、Ｓｉ基板１０の表面から所定の深さまで導電性不純物が拡散された拡散層が形成されている。この拡散層が図１Ａに示したソース電極２０２またはドレイン電極２０１となる。
その拡散層上には、図１Ａに示したキャパシタ下部電極７０１やビット線６００に接続するためのコンタクトパターン４ａ、４ｂが配置されている。コンタクトパターン４ａを介して拡散層をビット線６００に接続するためのビット線用コンタクトパターン５が、第２のアクティブフィールドパターン２とビット線用トレンチパターン６とに跨るように配置されている。また、コンタクトパターン４ｂの上には、容量蓄積電極を含むキャパシタを形成するためのキャパシタパターン７が配置されている。容量蓄積電極が図１Ａに示したキャパシタ下部電極７０１に相当する。
なお、図１Ａおよび図１Ｂでは、半導体基板への加工パターンを中心に説明したが、ＤＲＡＭの製造過程で、その他にも絶縁膜、導電性膜またはレジスト膜にパターンが形成される。例えば、必要に応じてイオン注入領域を規定するパターン、キャパシタの対向プレート電極を形成するためのパターン、キャパシタよりも上層に設けられる金属配線の配線パターンおよび配線間を接続するためのスルーホールパターンなどである。これらのパターンを、図に示すことを省略するとともに、その詳細な説明を省略する。
図２は、図１Ｂに示したメモリセルアレイの基板加工後の立体構造を斜め上から見た外観図である。図２は、第１のアクティブフィールドパターン１および第２のアクティブフィールドパターン２をＳｉ基板１０の表面に加工した状態を模式的に示す。
図２に示すように、加工後のＳｉ基板１０の表面に近い部位は、アクセストランジスタのソース電極およびドレイン電極に相当する拡散層領域１６となる。図２の２方向の矢印に示すように、２つの異なる方向に伸びるトレンチが形成されている。これらのトレンチは異なる深さで互いに交差している。望ましくは、図２に示すように、これらのトレンチが直交している。一方の矢印が示す、深い方のトレンチには、ワード線が形成される。この方向をワード線長手方向１４と称する。他方の矢印が示す、浅い方のトレンチには、ビット線が形成される。この方向をビット線長手方向１５と称する。
ビット線とワード線を異なる層で直交させ、これら２つの配線が絶縁膜を介して重なる領域を極力少なくすることで、電気的干渉を抑制できる。
ワード線長手方向１４に示すトレンチに設けられるワード線は、拡散層領域１６に挟まれた領域においてトレンチゲートＭＯＳトランジスタのゲート電極として機能する。ワード線においてゲート電極としての部位ではゲート酸化膜でチャネル部と電気的に絶縁される。一方、ワード線においてゲート電極を除く部位とＳｉ基板１０との電気的分離は、ＳＴＩ（Shallow Trench Isolation）構造が形成されるトレンチ１１と、チャネル防止領域１２とによってなされている。ＭＯＳトランジスタがＮ型であれば、チャネル防止領域１２には高濃度Ｐ型導電性不純物が導入されている。なお、図２では、説明のために符号１１はＳＴＩ構造が形成される部位を示し、ＳＴＩの絶縁材料を図に示していない。
トレンチ１１は、２本の第１のアクティブフィールドパターン１間のスペースと２本の第２のアクティブフィールドパターン２間のスペースとが交差する領域で、ワード線の下に設けられている。このトレンチ１１は、Ｓｉ基板１０に対して２回のエッチングによってシリコンが削られた部位に形成されている。チャネル防止領域１２は、ワード線長手方向１４に沿って設けられたトレンチの側壁に、Ｓｉ基板１０に拡散された低濃度の導電性不純物と同種の不純物が高濃度に導入された領域である。本実施形態ではＳｉ基板１０にウェルを設けない場合で説明しているが、Ｓｉ基板１０にウェルを設ける場合、チャネル防止領域１２にウェルと同種の不純物がウェルよりも高濃度に導入される。
また、拡散層領域１６はビット線と同等の深さに設けられる。ビット線長手方向１５における拡散層領域１６同士の電気的分離は、ＳＴＩ構造となるトレンチ１３と、ワード線上に設けられる絶縁膜とによってなされる。図２では、説明のために符号１３はＳＴＩ構造が形成される部位を示し、ＳＴＩの絶縁材料を図に示していない。ワード線長手方向１４における拡散層領域１６同士の電気的分離は、ビット線とその側面を覆う絶縁膜とを有するトレンチ構造によってなされる。
トレンチ１１はワード線よりも下層に設けられ、本実施形態のＤＲＡMの構成においてＳｉ基板１０に対する加工形状のうち最深部に位置している。
次に、本実施形態のメモリセルの構成を、断面図を参照して説明する。
図３から図６のそれぞれは、図１Ｂに示す線分Ａ−Ａ’、線分Ｃ−Ｃ’、線分Ｂ−Ｂ’、線分Ｄ−Ｄ’のそれぞれの断面を示す図である。
Ｓｉ基板１０には、上中下段の３段のトレンチが設けられている。図３に示すように、ワード線２０が形成されたトレンチ構造および拡散層領域１６ａ、１６ｂを電気的に絶縁するためのＳＴＩ構造のそれぞれが中段のトレンチ１３に相当する。図４に示すように、ワード線２０よりも下層にあって、ＭＯＳトランジスタのチャネル領域を分離するＳＴＩ構造が下段のトレンチ１１に相当する。そして、図４に示すように、ワード線２０よりも上層にあって、ビット線２１が埋め込まれるトレンチが上段のトレンチに相当する。
図３に示すように、ワード線２０は中段のトレンチ内に完全に埋め込まれている。図５および図６に示すように、ビット線２１は上段のトレンチに埋め込まれ、一部がＳｉ基板１０の表面よりも上に突出しているが、その突出部分の高さは配線抵抗の仕様を満たす範囲で必要最小限に抑えられている。突出部分の高さを抑制することで、ビット線２１よりも上に形成される膜の平坦性が向上する。
図３に示すように、ゲート酸化膜１８はワード線２０を囲むように、隣り合う拡散層領域間のトレンチ側壁に形成されている。拡散層領域１６ａは、ＭＯＳトランジスタのドレイン電極に相当し、コンタクトプラグ２２、２３を介してキャパシタ素子２５の下部電極２５１と直列に接続されている。これにより、ＭＯＳトランジスタとキャパシタ素子２５との間で電気的な情報の送受信が可能となる。
また、図６に示すように、拡散層領域１６ｂは、コンタクトプラグ２２、２３を介してビット線２１と接続される。図３に示すカバー構造２４は、ビット線２１に接続している方のコンタクトプラグ２３とキャパシタ素子２５とを電気的に絶縁するために設けられている。なお、キャパシタ素子は、図に示した構造に限定されるものではなく、ＣＲＯＷＮ（クラウン）キャパシタ構造やピラー形状等でもよい。
次に、本実施形態のメモリセルの製造方法を説明する。
図７から図２３は本実施形態のメモリセルの製造方法における主要工程を説明するための断面図である。各図における（Ａ），（Ｂ），（Ｃ），（Ｄ）のそれぞれは、図１Ｂにおける線分Ａ−Ａ’、線分Ｂ−Ｂ’、線分Ｃ−Ｃ’、線分Ｄ−Ｄ’のそれぞれの断面構造を示す。
図７（Ｂ）および（Ｄ）に示すように、Ｐ型のＳｉ基板１０の表面に酸化膜（ＳｉＯ2）（以下では、表面酸化膜と称する）３０とチッ化珪素膜（Ｓｉ3Ｎ4)３１を順に形成した後、その上にフォトレジスト膜６０ａを塗布する。続いて、図７（Ａ）および（Ｃ）に示すように、フォトレジスト膜６０ａをリソグラフィ技術により第１のアクティブフィールドパターン１上のみに残し、ＳＴＩ形成方法と同様にして、表面酸化膜３０およびチッ化珪素膜３１の積層膜と共にＳｉ基板１０をドライエッチング法でエッチングして第１のトレンチ１３ａを形成する。このＳｉトレンチは、拡散層間の素子分離とＭＯＳトランジスタのチャネル部となるため、その深さは、素子分離特性の確保と必要なチャネル長から決まる。その深さを、例えば２００ｎｍに設定する。
フォトレジスト膜６０ａを除去した後、チッ化珪素膜３１の上にフォトレジスト膜６０ｂを塗布する。そして、図８（Ａ）、（Ｂ）および（Ｄ）に示すように、フォトレジスト膜６０ｂをリソグラフィ技術によりアクティブフィールドパターン２上のみに残し、チッ化珪素膜３１と表面酸化膜３０をエッチングした後、Ｓｉ基板１０をエッチングして第２のトレンチ、第３のトレンチを形成する。
Ｓｉ基板１０の表面から浅い方の段の第２のトレンチは、図８（Ｂ）に示すように、第１のトレンチ１３ａが形成されていなかった部位に形成され、ビット線を形成するためのトレンチ１１ｂである。Ｓｉ基板１０の表面から深い方の段の第３のトレンチは、図８（Ｃ）に示すように、第１のトレンチ１３ａが形成された部位がさらにエッチングされて形成されたトレンチ１１ａである。
トレンチ１１ｂの深さは、埋め込まれるビット線の電気抵抗や寄生容量等の特性から決まる。トレンチ１１ａおよびトレンチ１１ｂは、形成される位置の深さが異なるが、トレンチの深さは同等である。その深さを、例えば１００ｎｍに設定する。第２のトレンチ、第３のトレンチを形成した後、斜めイオン注入等を用いてボロン等のＰ型導電性不純物をトレンチ側壁部分に導入し、図２に示したチャネル防止領域１２を形成する。
フォトレジスト膜６０ｂを除去した後、トレンチ内壁のＳｉ表面を希フッ酸等の薬液で洗浄し、さらに、図９（Ａ）から（Ｄ）に示すように、熱酸化法によりＳｉ表面を酸化して酸化膜３２を形成する。応力緩和や界面の不良防止の観点から、酸化膜３２の膜厚を、例えば８nmに設定する。なお、図に示さないが、再酸化防止の目的で酸化膜３２の表面をチッ化珪素膜（Ｓｉ3Ｎ4)で覆ってもよい。続いて、トレンチ内を埋め込むように酸化膜３３をＨＤＰ−ＣＶＤ法により成膜する。その際、トレンチに酸化膜を埋め込むために酸化膜３３の成膜膜厚をトレンチ幅の１．０から２．０倍程度に設定する。その後、ＣＭＰ法にて酸化膜３３を研磨し、図９（Ａ）、（Ｂ）、（Ｄ）に示すように、チッ化珪素膜３１の上面を露出させる。
酸化膜３３およびチッ化珪素膜３１の上にフォトレジスト膜６０ｃを塗布した後、図１０（Ａ）から（Ｄ）に示すように、フォトレジスト膜６０ｃに対してリソグラフィ技術によりワード線用トレンチパターン３の部位を除去する。フォトレジスト膜６０ｃをマスクに酸化膜３３をエッチングし、ワード線を埋め込むためのトレンチ内のみシリコン表面を露出させる。このとき図１０（Ｃ）に示すように、最下層のトレンチ１１ａに埋め込まれた酸化膜３３を残して、隣接するトランジスタのチャネル部を素子分離するためのＳＴＩ構造のトレンチ１１とする。
フォトレジスト膜６０ｃを除去した後、Ｓｉ表面を希フッ酸等の薬液で洗浄するか、または、一度酸化して形成した酸化膜を除去することにより、不純物やダメージのないシリコン表面を露出させる。その後、図１１（Ａ）と（Ｃ）に示すように、熱酸化法でシリコン表面にゲート酸化膜１８を形成する。次に、ポリＳｉ膜３７およびタングステン（Ｗ）膜３８を、開口されたトレンチを埋め込むように成膜する。この場合、ポリＳｉ膜３７とタングステン膜３８の界面での反応防止や抵抗低減のために、それら２つの膜の間にチッ化タングステン膜やタングステンシリサイド膜を挟んでもよい。
続いて、ＣＭＰ法およびエッチバック法を組み合わせ、図１２（Ａ）から（Ｄ）に示すように、チッ化珪素膜３１の上面より上に形成されているタングステン膜３８とポリＳｉ膜３７を除去し、さらに、トレンチ内の所定の深さまでそれらの膜を除去する。除去対象となる導体膜のトレンチ上端からの深さは、ビット線となる導体膜を埋め込む深さによって決まる。その深さを、例えば７０ｎｍ程度に設定する。トレンチ内に残った導体膜は、図１２（Ａ）および（Ｃ）に示すように、ワード線２０となる。
図１３（Ａ）から（Ｄ）に示すように、基板上面にＣＶＤ法で酸化膜３９を成膜し、導体膜を一部除去したことにより形成された溝部を絶縁膜で埋め込む。その後、ＣＭＰ法によりチッ化珪素膜３１の上面が露出するまで酸化膜３９を除去して基板上面を平坦化する。
酸化膜３９及びチッ化珪素膜３１の上にフォトレジスト膜６０ｄを塗布した後、リソグラフィ技術と異方性のドライエッチング技術を用いて、図１４（Ｂ）および（Ｄ）に示すようにトレンチ１１ｂ上の酸化膜３３を除去し、図１４（Ｃ）に示すようにトレンチ１１ｂに連なる酸化膜３９をビット線用トレンチパターン６に対応して除去する。図１４（Ｃ）は、ワード線２０の上側の一部がビット線用トレンチパターン６の位置に対応して除去されている様子を示す。
レジスト膜６０ｄを除去した後、図１５（Ａ）から（Ｄ）に示すように、トレンチが埋まらない程度の膜厚２０ｎｍの酸化膜４０を基板表面およびトレンチ内にＣＶＤ法で成膜する。さらに、図１５（Ｂ）から（Ｄ）に示すように、側壁に酸化膜４０が形成されたトレンチを埋め込むように、膜厚５０ｎｍ程度のタングステン膜４１を基板表面およびトンレンチ内にＣＶＤ法で成膜する。この場合、タングステン膜４１と酸化膜４０との密着性向上や異常反応防止などのために、タングステン膜４１の下地としてチッ化チタン膜等を酸化膜４０の上に成膜してもよい。
図１６（Ａ）から（Ｄ）に示すようにエッチバック法により表面のタングステン膜４１を除去することで、図１６（Ｂ）から（Ｄ）に示すようにビット線２１を形成する。このとき、ビット線２１が設けられたトレンチの上部には溝が形成される。
図１６（Ｂ）から（Ｄ）に示した溝を埋め込むように酸化膜４２をＣＶＤ法により成膜した後、チッ化珪素膜３１の上面が露出するまで酸化膜４２をＣＭＰ法により研磨して基板表面を平坦化する（図１７（Ａ）から（Ｄ））。
続いて、図１８（Ａ）、（Ｂ）、（Ｄ）に示すように、熱燐酸を用いたウェットエッチング法によりチッ化珪素膜３１を除去する。これにより第１のアクティブフィールドパターン１および第２のアクティブフィールドパターン２が交差する部位のＳｉ基板表面（図２に示した拡散層領域１６）上にのみコンタクトホール４１０が自己整合的に形成される。コンタクトホール４１０は、図１Ｂに示したコンタクトパターン４ａ、４ｂに相当する。その後、イオン注入法によりコンタクトホール４１０の底部のＳｉ基板表面から所定の深さに至る範囲に導電性不純物を導入して拡散層４３を形成する。この拡散層４３が図１Ａに示したＭＯＳトランジスタのソース電極２０２、ドレイン電極２０１となる。
ＣＶＤ法により基板表面に酸化膜４４を形成し、その上にレジスト膜（不図示）を塗布し、リソグラフィ技術により、コンタクトホール４１０に相当する部位に開口をレジスト膜（不図示）に形成する。
ドライエッチング法による異方性エッチングにより、図１９（Ａ）、（Ｂ）、（Ｄ）に示すように、コンタクトホール４１０の内壁に酸化膜４４でサイドウォール４４１を形成する。その後、レジスト膜を除去する。図１９（Ａ）から（Ｄ）に示すように、コンタクトホール以外の部位は酸化膜４４で覆われている。そして、拡散層４３の表面のうちサイドウォール４４１で被覆されていない部位においてシリコンエピ層４５を選択エピ法により成長させる。シリコンエピ層４５が図３、５および６に示したコンタクトプラグ２２に相当する。
図２０（Ａ）から（Ｃ）に示すようにシリコンエピ層４５およびキャップ層の上にフォトレジスト膜６０ｅを塗布した後、リソグラフィ技術によりフォトレジスト膜６０ｅにコンタクトホール５５をパターニングする。コンタクトホール５５は、図１Ｂに示したビット線用コンタクトパターン５に相当する。続いて、フォトレジスト膜６０ｅをマスクにしてドライエッチング法により酸化膜４０，４２，４４、サイドウォール４４１およびキャップ層４４２の酸化膜をエッチングすることにより、図２０（Ｄ）に示すように、ビット線２１の上面の一部とシリコンエピ層４５の上面の一部を露出させてコンタクトホール５５を形成する。
レジスト膜６０ｅを除去した後、スパッタリング法によりチタン(Ｔｉ)膜を基板表面上に薄く成膜した後、コンタクトホール４１０、５５を埋め込むように、ＣＶＤ法によりチッ化チタン（ＴｉＮ）膜４６およびタングステン膜４７をチタン膜上に順次成膜する。そして、ＣＭＰ法により表面の導体膜を除去し、図２１（Ａ）、（Ｂ）、（Ｄ）に示すように、コンタクトプラグ２３を形成する。
図１９（Ｂ）に示したコンタクトホール４１０が形成された部位では、図２１（Ｂ）に示すように、コンタクトプラグ２３がシリコンエピ層４５を介して基板の拡散層４３と接続されている。図２１（Ｂ）に示すコンタクトプラグ２３は、後に形成されるキャパシタと接続される。一方、図２０（Ｄ）に示したコンタクトホール５５が形成された部位では、図２１（Ｄ）に示すように、コンタクトプラグ２３は、ビット線２１と接続されるとともに、シリコンエピ層４５を介して隣接する拡散層４３と接続される。
続いて、ＣＶＤ法により酸化膜４８をコンタクトプラグ２３およびキャップ層４４２の上に成膜した後、リソグラフィ技術とドライエッチング法により、図２２（Ａ）および（Ｄ）に示すように、シリコンエピ層４５を介してビット線２１と接続されているコンタクトプラグ２３上に酸化膜４８のパターンを残す。酸化膜４８による残しパターンが図３に示したカバー構造２４に相当する。
その後、図２３に示すように、エッチングのストッパ膜となるチッ化珪素膜４９を膜厚５０ｎｍ程度、基板上に成膜した後、キャパシタを形成するための酸化膜５０を、膜厚を厚く成膜する。膜厚は、例えば２μｍ程度である。
さらに、この膜厚の厚い酸化膜５０にキャパシタパターン７の部分を開口し、必要な成膜を行うことによりキャパシタを形成して、図３から図６に示した断面構造をもつＤＲＡＭメモリセルを作製する。
本実施形態の半導体装置は、ワード線が基板内に設けられているため、ワード線の基板からの高さが、ゲート電極形成後の加工プロセスに影響を与えることがない。また、ビット線が基板のソース電極と同層の位置に設けられているため、ビット線とソース電極との間に層間絶縁膜が設けられた場合と比べてビット線およびソース電極間が近くなり、これらを接続しやすくなる。さらに、ビット線の基板からの高さが抑制され、ビット線間に配置されるコンタクトプラグとの絶縁性確保が容易となる。
関連するＭＯＳトランジスタの活性領域では、チャネル領域とソース・ドレイン領域とを同一のパターンで形成するのが一般的であった。そのパターンの１つとして、矩形の島状パターンが知られている。チャネル領域とソース・ドレイン領域とが同一のパターンであるため、例えば、ＤＲＡＭのメモリセルのような場合には、活性領域として、縦横比の大きな矩形パターンを複数配置する必要があった。これに対し、本実施形態の半導体装置では、チャネル領域が基板の深さ方向に形成されるため、上述したような縦横比の大きな矩形パターンを必要としない。
本実施形態の半導体装置は、半導体基板表面に対して複数回のリソグラフィ技術とエッチング技術を用いたパターン加工を行うことにより、深さの異なる３つのトレンチを形成している。第１のトレンチは、トレンチ内壁をチャネル領域とするＭＯＳトランジスタのゲート電極の埋め込み部位として利用される。第２のトレンチは、複数のソース電極またはドレイン電極を接続するための配線を埋め込むために利用される。第３のトレンチは、トレンチ内を絶縁膜で埋め込み、隣接するＭＯＳトランジスタを電気的に分離するために利用される。なお、第１のトレンチの側壁で、隣接するＭＯＳトランジスタをＳＴＩのような厚い絶縁膜で分離できない領域では、高濃度の不純物を側壁に導入することで、閾値を増加させて電気的に分離している。
なお、図に示していないが、ＭＯＳトランジスタを形成するために必要な導電性不純物の導入や熱処理は適宜行われており、これらの処理は特許文献１に一部開示されているように、通常行われている処理と同様であるため、その詳細な説明を省略する。また、キャパシタの形成方法は、関連するＤＲＡＭと同様にクラウン構造等の種々のスタック型のキャパシタ構造を適用可能である。キャパシタ以降のプロセス工程は図示しないが、関連するＤＲＡＭと同様に上層配線を形成してＤＲＡＭ製品が完成する。
また、本実施形態においては、ビット線２１はＳｉ基板表面よりも上部に位置しているが、エッチング条件等を調整することで、ビット線の上面がＳｉ基板表面よりも下側に位置するようにしてもよい。
上述の製造方法における各工程の処理方法は一例であり、他の処理方法を用いてもよい。また、膜厚および寸法は一例であり、上述の膜厚および寸法に限られない。
（第２の実施形態）
本実施形態は、本発明の半導体装置をＤＲＡＭ以外のメモリセルに適用するものである。
第１の実施形態で説明したメモリセルにおいて、キャパシタ素子の代りに抵抗値の変化を利用した記憶素子を用いる構成が考えられる。抵抗値の変化を利用した記憶素子とＭＯＳトランジスタとを組み合わせることにより、相変化メモリ（ＰＲＡＭ）や抵抗メモリ（ＲｅＲＡＭ）のメモリセルが形成可能となる。
具体的には、相変化メモリの場合、相変化により抵抗値が変化するカルコゲナイド材料（ＧｅＳｂＴｅ等）をキャパシタ素子の代わりに用いて記憶素子を形成すればよい。
本実施形態では、半導体装置の製造方法について第１の実施形態と異なる工程についてのみ説明する。
第１の実施形態と同様にして、図２１に示したビット線２１およびコンタクトプラグ２３まで形成した後に、層間絶縁膜を設け、その上に記憶素子を形成する。また、記憶素子と、ＭＯＳトランジスタのビット線と接続していない方のソース・ドレイン領域とを電気的に接続するようにコンタクトプラグを配置する。
このようにして作製した半導体装置で、ＭＯＳトランジスタをオン状態にした際に流れる電流値により、記憶素子の状態（抵抗値）を判定することができる。
本発明の半導体装置は、以下のような効果を有するため、より一層の微細化を容易に進めることが可能となる。
（１）メモリセルのゲート電極を複数接続したワード線を基板表面よりも下方に埋め込むことにより、ワード線の基板からの高さが、ゲート電極形成後の加工プロセスに影響を与えることがない。
（２）ビット線を基板表面あるいは拡散層上コンタクトプラグよりも下方に埋め込むことにより、ビット線の基板からの高さが抑制され、ビット線間に配置されるコンタクトホールとの絶縁性確保が容易となる。
（３）一般的に、パターン形成時のリソグラフィ工程の特性上、ソース電極およびドレイン電極などの活性領域の角の部分は丸み形状となるため、コンタクトプラグとの接触面積の減少やコンタクトプラグ形成時のアライメントずれの余裕が十分に確保できないという問題があった。これは、より一層の微細化を進める際の阻害要因となっていた。
この問題に対して、本発明では、活性領域が、ゲート電極を形成するためのトレンチパターンとそれに直交するトレンチパターンの重ね合せで形成される。そのため、基板表面にはトレンチパターンで囲まれた凸形状が残り、その上面に形成される活性領域パターンは、ほぼ矩形の拡散層パターンとなる。その結果、活性領域パターンは、角の丸みが抑えられた形状となるため、コンタクトプラグとの接触面積やアライメントマージンの確保が容易となる。
（４）ＭＯＳトランジスタのソース電極およびドレイン電極となる拡散層が形成される層のレベル以下にワード線およびビット線を埋め込んでいるため、拡散層と記憶素子（キャパシタ等）との接続用コンタクトプラグの積層数を減らすことができる。そのため、コンタクトプラグ界面における高抵抗不良や、複数のコンタクトプラグをアライメントする場合の位置ずれに起因した不良が減少し、歩留を向上させることができる。それだけでなく、位置ずれに起因する不良を減らすためのセルフアラインコンタクト技術等の複雑なプロセスを用いる必要がなくなり、コストを削減することができる。
なお、第１および第２の実施形態では、本発明をメモリデバイスに適用した場合を説明したが、本発明の適用対象はＤＲＡＭ、ＰＲＡＭおよびＲｅＲＡＭなどのメモリデバイスに限定されるものではなく、微細なピッチで連続して複数のＭＯＳトランジスタが二次元に配置された半導体装置に適用可能である。その際、基板内に設けられる配線はビット線に限定されず、ソース電極またはドレイン電極と接続される配線であればよい。
第１の実施形態のメモリセルのパターンを説明するための平面図である。 第１の実施形態のメモリセルを複数配置したメモリセルアレイの一構成例を示す平面図である。 図１Ｂのメモリセルアレイの基板加工後の立体構造を斜め上から見た外観図である。 図１Ｂの線分Ａ−Ａ’における構造を示す断面図である。 図１Ｂの線分Ｃ−Ｃ’における構造を示す断面図である。 図１Ｂの線分Ｂ−Ｂ’における構造を示す断面図である。 図１Ｂの線分Ｄ−Ｄ’における構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、第１トレンチ加工後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、第２トレンチ加工後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、アイソレーション形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ワード線用トレンチ形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ワード線用導体膜成膜後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ワード線形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ワード線上層間絶縁膜成膜後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ビット線用トレンチ形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ビット線用導体膜成膜後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ビット線形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ビット線上層間絶縁膜成膜後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、拡散層上コンタクトホール形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、コンタクトホール内エピ層形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ビット線コンタクトホール形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、コンタクトプラグ形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、ビット線コンタクトプラグ保護膜形成後の構造を示す断面図である。 第１の実施形態のメモリセルの製造方法における、キャパシタ形成用絶縁膜成膜後の構造を示す断面図である。
符号の説明
１ 第１アクティブフィールドパターン
２ 第２アクティブフィールドパターン
３ ワード線用トレンチパターン
４ａ、４ｂ コンタクトパターン
５ ビット線用コンタクトパターン
６ ビット線用トレンチパターン
７ キャパシタパターン
１０ Ｓｉ基板
１１、１１ａ、１１ｂ トレンチ
１２ チャネル防止領域
１３、１３ａ トレンチ
１４ ワード線長手方向
１５ ビット線長手方向
１６ 拡散層領域
１８ ゲート酸化膜
２０ ワード線
２１ ビット線
２２、２３ コンタクトプラグ
２４ カバー構造
２５ キャパシタ素子
２０１ ドレイン電極
２０２ ソース電極
３００ ゲート電極

Claims (11)

  1. 基板の表面から所定の深さまでの領域に設けられたソース電極およびドレイン電極と、これら２つの電極よりも前記基板内の深い位置に設けられたゲート電極とを含むＭＯＳトランジスタが複数設けられ、
    前記複数のＭＯＳトランジスタの前記ソース電極または前記ドレイン電極と接続され、前記基板において該ソース電極および該ドレイン電極と同層または前記基板の表面よりも深い位置に設けられた配線を有する半導体装置。
  2. 前記ゲート電極は、前記基板内に設けられた第１のトレンチに導電性材料が埋め込まれた構成であり、
    前記配線は、前記第１のトレンチの底部よりも前記基板の表面に近い位置に設けられた第２のトレンチに導電性材料が埋め込まれた構成である、請求項１記載の半導体装置。
  3. 隣接する前記ＭＯＳトランジスタを電気的に絶縁するための、前記第１のトレンチの底部よりも前記基板内の深い位置に設けられ、絶縁性材料が埋め込まれた第３のトレンチをさらに有する、請求項２記載の半導体装置。
  4. 複数の前記ゲート電極が接続された構成であるワード線と前記配線とが前記基板内の異なる深さで交差している請求項１から３のいずれか１項記載の半導体装置。
  5. 前記複数のＭＯＳトランジスタのそれぞれに対応して記憶素子が設けられた請求項１から４のいずれか１項記載の半導体装置。
  6. 基板に設けられたＭＯＳトランジスタを備える半導体装置であって、
    前記基板内に設けられた第１のトレンチと、
    前記第１のトレンチと直交し、前記第１のトレンチよりも浅くなるように前記基板内に設けられた第２のトレンチと、
    前記第１および第２のトレンチの交差部分に、前記第１のトレンチよりも深くなるように設けられた第３のトレンチを備え、
    前記第１のトレンチにゲート絶縁膜を介して埋め込まれた導電性材料により形成された前記ＭＯＳトランジスタのゲート電極と、
    前記基板の上面部において前記ゲート電極を挟む位置に形成された前記ＭＯＳトランジスタのソース・ドレイン電極と、
    前記第２のトレンチに埋め込まれた導電性材料により形成された第１の配線層と、
    前記第３のトレンチに埋め込まれた絶縁性材料により形成された前記ＭＯＳトランジスタの絶縁分離領域と、
    前記ソース・ドレイン電極の一方と前記第１の配線層を接続する第２の配線層とを、
    有する、半導体装置。
  7. 前記ソース・ドレイン電極のそれぞれに接続する第１のコンタクトプラグを備え、
    前記第２の配線層は、
    前記ソース・ドレイン電極それぞれと接続する第１のコンタクトプラグのいずれか一方と、
    前記第１のコンタクトプラグと前記第１の配線層とを接続する第２のコンタクトプラグとを含む、
    請求項６記載の半導体装置。
  8. 前記第１のコンタクトプラグと接続し、前記第１の配線層とは接続しない第３のコンタクトプラグを介して前記ソース・ドレイン電極の一方と接続する記憶素子を有する、
    請求項７記載の半導体装置。
  9. 基板に対して第１のパターンをマスクに第１のエッチングを行うことで、前記基板の表面から所定の深さを有する第１のトレンチを形成し、
    前記第１のトレンチの一部を露出させる開口を有する第２のパターンをマスクに前記基板に対して第２のエッチングを行うことで、前記第１のトレンチとは異なる部位に前記第１のトレンチよりも浅い第２のトレンチを形成するとともに、露出した前記第１のトレンチの位置に第３のトレンチを形成し、
    前記第３のトレンチに素子分離のための絶縁膜を形成し、
    前記第１のトレンチにＭＯＳトランジスタのゲート電極を形成し、
    前記基板の表面に前記ＭＯＳトランジスタのソース電極またはドレイン電極を形成し、
    前記第２のトレンチに、前記ソース電極またはドレイン電極と接続される配線を形成する、半導体装置の製造方法。
  10. 前記第２のエッチングを行う際、前記第２のパターンが前記第１のトレンチのパターンと交差している、請求項９記載の半導体装置の製造方法。
  11. 前記ソース電極または前記ドレイン電極と接続する第１のコンタクトプラグを形成し、
    前記コンタクトプラグの上面と前記配線の上面とを接続する第２のコンタクトプラグを形成して前記配線と前記ソース電極または前記前記ドレイン電極とを電気的に接続する、
    請求項９または１０記載の半導体装置の製造方法。
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