JP2001102546A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/50—Peripheral circuit region structures
Abstract
(57)【要約】
【課題】 工程数増加なしに容易に表面平坦な絶縁膜を
形成することのできる半導体装置を提供する。 【解決手段】 ＭＯＳトランジスタ３，４を覆って形成
された第１絶縁層５上に形成されているキャパシタ８
は、柱状絶縁部材８ａと、その側面に形成された第１容
量電極８ｂと、その上に形成された容量絶縁膜８ｃと、
その上に形成された第２容量電極８ｄとを含んでいる。
第１絶縁層５に形成された接続開口６内には第１容量電
極８ｂとＭＯＳトランジスタ３のソースまたはドレイン
３ａとを接続する導電部材７が収容されている。ＭＯＳ
トランジスタ３とキャパシタ８とを有するメモリセルを
複数含むメモリセル領域Ａ以外の周辺回路領域Ｂには、
第１絶縁層５上に、キャパシタ８の柱状絶縁部材８ａと
同時に形成され同等の高さを持ち同一の絶縁材料からな
る第２絶縁層９が設けられている。
形成することのできる半導体装置を提供する。 【解決手段】 ＭＯＳトランジスタ３，４を覆って形成
された第１絶縁層５上に形成されているキャパシタ８
は、柱状絶縁部材８ａと、その側面に形成された第１容
量電極８ｂと、その上に形成された容量絶縁膜８ｃと、
その上に形成された第２容量電極８ｄとを含んでいる。
第１絶縁層５に形成された接続開口６内には第１容量電
極８ｂとＭＯＳトランジスタ３のソースまたはドレイン
３ａとを接続する導電部材７が収容されている。ＭＯＳ
トランジスタ３とキャパシタ８とを有するメモリセルを
複数含むメモリセル領域Ａ以外の周辺回路領域Ｂには、
第１絶縁層５上に、キャパシタ８の柱状絶縁部材８ａと
同時に形成され同等の高さを持ち同一の絶縁材料からな
る第２絶縁層９が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の技術
分野に属するものであり、特に、キャパシタ及びトラン
ジスタを有するメモリセル領域を備えている半導体記憶
装置及びその製造方法に関するものである。
分野に属するものであり、特に、キャパシタ及びトラン
ジスタを有するメモリセル領域を備えている半導体記憶
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体記憶装置の代表例としてのＤＲＡ
Ｍにおいては、高い記憶容量の実現のために、各メモリ
セルを構成するキャパシタの電極を立体化し且つトラン
ジスタの上方に重畳して配置してなる、いわゆるスタッ
ク構造が採用されている。
Ｍにおいては、高い記憶容量の実現のために、各メモリ
セルを構成するキャパシタの電極を立体化し且つトラン
ジスタの上方に重畳して配置してなる、いわゆるスタッ
ク構造が採用されている。
【０００３】このような構造を持つ従来のＤＲＡＭの模
式的断面図を図９に示す。図９において、Ａはメモリセ
ル領域を示し、Ｂは周辺回路領域を示す。１０は半導体
基板を示し、１２は素子分離酸化膜を示し、１４はメモ
リセル領域Ａを構成する１つのメモリセルのＭＯＳトラ
ンジスタを示し、１６は周辺回路領域Ｂを構成するＭＯ
Ｓトランジスタを示す。１４ａはＭＯＳトランジスタ１
４のソース・ドレインを示し、１４ｂは該ＭＯＳトラン
ジスタ１４のゲートを示す。１６ａはＭＯＳトランジス
タ１６のソース・ドレインを示し、１６ｂは該ＭＯＳト
ランジスタ１６のゲートを示す。１８は絶縁層であり、
２０は該絶縁層に形成された接続開口であり、該接続開
口２０内には導電部材２２が充填されている。
式的断面図を図９に示す。図９において、Ａはメモリセ
ル領域を示し、Ｂは周辺回路領域を示す。１０は半導体
基板を示し、１２は素子分離酸化膜を示し、１４はメモ
リセル領域Ａを構成する１つのメモリセルのＭＯＳトラ
ンジスタを示し、１６は周辺回路領域Ｂを構成するＭＯ
Ｓトランジスタを示す。１４ａはＭＯＳトランジスタ１
４のソース・ドレインを示し、１４ｂは該ＭＯＳトラン
ジスタ１４のゲートを示す。１６ａはＭＯＳトランジス
タ１６のソース・ドレインを示し、１６ｂは該ＭＯＳト
ランジスタ１６のゲートを示す。１８は絶縁層であり、
２０は該絶縁層に形成された接続開口であり、該接続開
口２０内には導電部材２２が充填されている。
【０００４】絶縁層１８上には、導電部材２２に対応す
る位置に柱状の容量スタック電極２４が形成されてお
り、該容量スタック電極２４の側面上及び上面上には容
量絶縁膜２６が形成されており、該容量絶縁膜２６上に
は容量プレート電極２８が形成されている。これらによ
りキャパシタ３０が構成されている。
る位置に柱状の容量スタック電極２４が形成されてお
り、該容量スタック電極２４の側面上及び上面上には容
量絶縁膜２６が形成されており、該容量絶縁膜２６上に
は容量プレート電極２８が形成されている。これらによ
りキャパシタ３０が構成されている。
【０００５】絶縁層２０上には、キャパシタ３０を覆う
ようにして絶縁膜（層間絶縁膜）３２が形成されてい
る。該絶縁膜３２上には所望の配線が形成されるので、
該配線形成の際の断線を防止するために、絶縁膜３２の
上面は平坦化されている。
ようにして絶縁膜（層間絶縁膜）３２が形成されてい
る。該絶縁膜３２上には所望の配線が形成されるので、
該配線形成の際の断線を防止するために、絶縁膜３２の
上面は平坦化されている。
【０００６】以上のようなＤＲＡＭの製造工程を図１０
〜図１５を参照して説明する。
〜図１５を参照して説明する。
【０００７】先ず、図１０に示されているように、半導
体基板１０に素子分離酸化膜１２を形成し、ＭＯＳトラ
ンジスタ１４，１６及び絶縁層１８を形成する。
体基板１０に素子分離酸化膜１２を形成し、ＭＯＳトラ
ンジスタ１４，１６及び絶縁層１８を形成する。
【０００８】次に、図１１に示されているように、絶縁
層１８に接続開口２０を形成し、該接続開口内を導電部
材２２で埋める。
層１８に接続開口２０を形成し、該接続開口内を導電部
材２２で埋める。
【０００９】次に、図１２に示されているように、導電
部材２２に対応する位置に容量スタック電極２４を形成
し、該容量スタック電極２４上に容量絶縁膜２６を形成
し、該容量絶縁膜２６上に容量プレート電極２８を形成
することで、キャパシタ３０を形成する。
部材２２に対応する位置に容量スタック電極２４を形成
し、該容量スタック電極２４上に容量絶縁膜２６を形成
し、該容量絶縁膜２６上に容量プレート電極２８を形成
することで、キャパシタ３０を形成する。
【００１０】次に、図１３に示されているように、絶縁
層１８上に層間絶縁膜３２を形成する。この際、メモリ
セル領域Ａでの層間絶縁膜３２の上面の高さは、キャパ
シタ３０が存在するので、周辺回路領域Ｂでの層間絶縁
膜３２の上面の高さよりキャパシタ３０の高さだけ高く
なる。そこで、メモリセル領域Ａでの層間絶縁膜３２の
高さをほぼ周辺回路領域Ｂでの層間絶縁膜３２の高さと
同一になるようにメモリセル領域Ａの層間絶縁膜３２の
エッチングを行う。そのために、周辺回路領域Ｂにおい
て層間絶縁膜３２上にフォトレジストマスク３４を形成
する。
層１８上に層間絶縁膜３２を形成する。この際、メモリ
セル領域Ａでの層間絶縁膜３２の上面の高さは、キャパ
シタ３０が存在するので、周辺回路領域Ｂでの層間絶縁
膜３２の上面の高さよりキャパシタ３０の高さだけ高く
なる。そこで、メモリセル領域Ａでの層間絶縁膜３２の
高さをほぼ周辺回路領域Ｂでの層間絶縁膜３２の高さと
同一になるようにメモリセル領域Ａの層間絶縁膜３２の
エッチングを行う。そのために、周辺回路領域Ｂにおい
て層間絶縁膜３２上にフォトレジストマスク３４を形成
する。
【００１１】次に、図１４に示されているように、メモ
リセル領域Ａの層間絶縁膜３２のエッチングを行って、
メモリセル領域Ａでの層間絶縁膜３２の高さをほぼ周辺
回路領域Ｂでの層間絶縁膜３２の高さと同一にする。
リセル領域Ａの層間絶縁膜３２のエッチングを行って、
メモリセル領域Ａでの層間絶縁膜３２の高さをほぼ周辺
回路領域Ｂでの層間絶縁膜３２の高さと同一にする。
【００１２】次に、図１５に示されているように、フォ
トレジストマスク３４を除去し、必要に応じて更に絶縁
膜を堆積して上面（表面）が平坦な層間絶縁膜３２を形
成することで、図９に示されているようなＤＲＡＭを得
る。
トレジストマスク３４を除去し、必要に応じて更に絶縁
膜を堆積して上面（表面）が平坦な層間絶縁膜３２を形
成することで、図９に示されているようなＤＲＡＭを得
る。
【００１３】以上のようなＤＲＡＭは、1993日経マイク
ロデバイス11月号p31 に記載されている。
ロデバイス11月号p31 に記載されている。
【００１４】
【発明が解決しようとする課題】上記のように、従来の
ＤＲＡＭでは、メモリセルを構成するキャパシタの容量
スタック電極を柱状の導電体で形成していたため、層間
絶縁膜を形成する際にはメモリセル領域と周辺回路領域
とで大きな高さの差（段差）が出来てしまう。その結
果、後工程で層間絶縁膜上での配線形成などを円滑に行
うために該層間絶縁膜の表面平坦性を確保することが必
要であるので、上記のように層間絶縁膜堆積後において
メモリセル領域においてのみ選択的に層間絶縁膜を除去
すべく更にフォトリソグラフィー工程が必要となり、工
程数が多くなるという問題点がある。
ＤＲＡＭでは、メモリセルを構成するキャパシタの容量
スタック電極を柱状の導電体で形成していたため、層間
絶縁膜を形成する際にはメモリセル領域と周辺回路領域
とで大きな高さの差（段差）が出来てしまう。その結
果、後工程で層間絶縁膜上での配線形成などを円滑に行
うために該層間絶縁膜の表面平坦性を確保することが必
要であるので、上記のように層間絶縁膜堆積後において
メモリセル領域においてのみ選択的に層間絶縁膜を除去
すべく更にフォトリソグラフィー工程が必要となり、工
程数が多くなるという問題点がある。
【００１５】そこで、本発明は、以上のような従来技術
の問題点に鑑みて、層間絶縁膜などの絶縁膜の堆積後の
該絶縁膜の平坦化の特別な工程を要することなく、即ち
工程数増加なしに表面平坦な絶縁膜を形成することので
きる半導体装置及びその製造方法を提供することを目的
とするものである。
の問題点に鑑みて、層間絶縁膜などの絶縁膜の堆積後の
該絶縁膜の平坦化の特別な工程を要することなく、即ち
工程数増加なしに表面平坦な絶縁膜を形成することので
きる半導体装置及びその製造方法を提供することを目的
とするものである。
【００１６】
【課題を解決するための手段】本発明によれば、以上の
如き目的を達成するものとして、キャパシタとトランジ
スタとを含むメモリセルを複数備えた半導体記憶装置で
あって、前記トランジスタを覆って第１絶縁層が形成さ
れており、該第１絶縁層上に前記キャパシタが形成され
ており、該キャパシタは前記第１絶縁層上に形成された
柱状絶縁部材と、該柱状絶縁部材の側面に形成された第
１容量電極と、該第１容量電極上に形成された容量絶縁
膜と、該容量絶縁膜上に形成された第２容量電極とを含
んでおり、前記第１絶縁層には接続開口が形成されてお
り、該接続開口内には前記第１容量電極と前記トランジ
スタとを接続する導電部材が収容されていることを特徴
とする半導体記憶装置、が提供される。
如き目的を達成するものとして、キャパシタとトランジ
スタとを含むメモリセルを複数備えた半導体記憶装置で
あって、前記トランジスタを覆って第１絶縁層が形成さ
れており、該第１絶縁層上に前記キャパシタが形成され
ており、該キャパシタは前記第１絶縁層上に形成された
柱状絶縁部材と、該柱状絶縁部材の側面に形成された第
１容量電極と、該第１容量電極上に形成された容量絶縁
膜と、該容量絶縁膜上に形成された第２容量電極とを含
んでおり、前記第１絶縁層には接続開口が形成されてお
り、該接続開口内には前記第１容量電極と前記トランジ
スタとを接続する導電部材が収容されていることを特徴
とする半導体記憶装置、が提供される。
【００１７】本発明の一態様においては、前記複数のメ
モリセルを含むメモリセル領域以外の領域の少なくとも
一部には前記第１絶縁層上に前記キャパシタの柱状絶縁
部材と同等の高さに形成された同一の絶縁材料からなる
第２絶縁層が形成されている。本発明の一態様において
は、前記トランジスタはＭＯＳトランジスタであり、該
ＭＯＳトランジスタのソースまたはドレインが前記導電
部材と接続されている。
モリセルを含むメモリセル領域以外の領域の少なくとも
一部には前記第１絶縁層上に前記キャパシタの柱状絶縁
部材と同等の高さに形成された同一の絶縁材料からなる
第２絶縁層が形成されている。本発明の一態様において
は、前記トランジスタはＭＯＳトランジスタであり、該
ＭＯＳトランジスタのソースまたはドレインが前記導電
部材と接続されている。
【００１８】また、本発明によれば、以上の如き目的を
達成するものとして、キャパシタとトランジスタとを含
むメモリセルを複数備えた半導体記憶装置を製造する方
法であって、半導体基板に前記トランジスタを形成し、
該トランジスタを覆うように第１絶縁層を形成し、前記
メモリセルのそれぞれに対応する位置において前記第１
絶縁層に接続開口を形成し、該接続開口内に導電部材を
充填し、前記第１絶縁層上に絶縁材料の層を形成し、該
絶縁材料の層のパターニングを行って前記接続開口内の
導電部材の表面の一部を覆うような柱状絶縁部材を形成
し、該柱状絶縁部材の側面上に第１容量電極を形成して
該第１容量電極と前記導電部材とを接続させ、前記第１
容量電極上に容量絶縁膜を形成し、該容量絶縁膜上に第
２容量電極を形成することを特徴とする、半導体記憶装
置の製造方法、が提供される。
達成するものとして、キャパシタとトランジスタとを含
むメモリセルを複数備えた半導体記憶装置を製造する方
法であって、半導体基板に前記トランジスタを形成し、
該トランジスタを覆うように第１絶縁層を形成し、前記
メモリセルのそれぞれに対応する位置において前記第１
絶縁層に接続開口を形成し、該接続開口内に導電部材を
充填し、前記第１絶縁層上に絶縁材料の層を形成し、該
絶縁材料の層のパターニングを行って前記接続開口内の
導電部材の表面の一部を覆うような柱状絶縁部材を形成
し、該柱状絶縁部材の側面上に第１容量電極を形成して
該第１容量電極と前記導電部材とを接続させ、前記第１
容量電極上に容量絶縁膜を形成し、該容量絶縁膜上に第
２容量電極を形成することを特徴とする、半導体記憶装
置の製造方法、が提供される。
【００１９】本発明の一態様においては、前記絶縁材料
の層のパターニングを異方性エッチングを用いて行う。
本発明の一態様においては、前記第１容量電極の形成
を、導電材料の層を形成し、該導電材料の層を異方性エ
ッチングを用いてパターニングすることで行う。
の層のパターニングを異方性エッチングを用いて行う。
本発明の一態様においては、前記第１容量電極の形成
を、導電材料の層を形成し、該導電材料の層を異方性エ
ッチングを用いてパターニングすることで行う。
【００２０】本発明の一態様においては、前記トランジ
スタはＭＯＳトランジスタであり、該ＭＯＳトランジス
タのソースまたはドレインに対応する位置に前記接続開
口を形成する。
スタはＭＯＳトランジスタであり、該ＭＯＳトランジス
タのソースまたはドレインに対応する位置に前記接続開
口を形成する。
【００２１】本発明の一態様においては、前記半導体基
板に前記複数のメモリセルを含むメモリセル領域以外の
領域においても前記絶縁材料の層の形成を行い、前記絶
縁材料の層のパターニングにより前記メモリセル領域以
外の領域において前記キャパシタの柱状絶縁部材と同等
の高さの第２の絶縁層を残す。
板に前記複数のメモリセルを含むメモリセル領域以外の
領域においても前記絶縁材料の層の形成を行い、前記絶
縁材料の層のパターニングにより前記メモリセル領域以
外の領域において前記キャパシタの柱状絶縁部材と同等
の高さの第２の絶縁層を残す。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２３】図１は、本発明による半導体記憶装置の一
実施形態としてのＤＲＡＭの模式的断面図である。図１
において、Ａはメモリセル領域を示し、Ｂはメモリセル
領域Ａと隣接して位置する周辺回路領域を示す。１は半
導体基板を示し、２は素子分離酸化膜を示し、３はメモ
リセル領域Ａを構成する１つのメモリセルのＭＯＳトラ
ンジスタを示し、４は周辺回路領域Ｂを構成するＭＯＳ
トランジスタを示す。３ａはＭＯＳトランジスタ３のソ
ース・ドレインを示し、３ｂは該ＭＯＳトランジスタ３
のゲートを示す。４ａはＭＯＳトランジスタ４のソース
・ドレインを示し、４ｂは該ＭＯＳトランジスタ４のゲ
ートを示す。
実施形態としてのＤＲＡＭの模式的断面図である。図１
において、Ａはメモリセル領域を示し、Ｂはメモリセル
領域Ａと隣接して位置する周辺回路領域を示す。１は半
導体基板を示し、２は素子分離酸化膜を示し、３はメモ
リセル領域Ａを構成する１つのメモリセルのＭＯＳトラ
ンジスタを示し、４は周辺回路領域Ｂを構成するＭＯＳ
トランジスタを示す。３ａはＭＯＳトランジスタ３のソ
ース・ドレインを示し、３ｂは該ＭＯＳトランジスタ３
のゲートを示す。４ａはＭＯＳトランジスタ４のソース
・ドレインを示し、４ｂは該ＭＯＳトランジスタ４のゲ
ートを示す。
【００２４】５は第１絶縁層であり、６は該絶縁層５に
形成された接続開口であり、該接続開口６内には導電部
材７が充填されている。導電部材７の下端部はＭＯＳト
ランジスタ３のソース・ドレイン３ａのうちの一方と接
続されている。
形成された接続開口であり、該接続開口６内には導電部
材７が充填されている。導電部材７の下端部はＭＯＳト
ランジスタ３のソース・ドレイン３ａのうちの一方と接
続されている。
【００２５】絶縁層５上には、メモリセル領域Ａにおい
て、メモリセルを構成するキャパシタ８が形成されてい
る。該キャパシタ８は、柱状の絶縁部材８ａと、該柱状
絶縁部材８ａの側面上に形成された第１容量電極８ｂ
と、これらを覆うように形成された容量絶縁膜８ｃと、
該容量絶縁膜８ｃを覆うように形成された第２容量電極
８ｄとを有する。柱状絶縁部材８ａの下端部の一部は導
電部材７の上端部と接するように配置されており、第１
容量電極８ｂの下端部は導電部材７の上端部と接してい
る。
て、メモリセルを構成するキャパシタ８が形成されてい
る。該キャパシタ８は、柱状の絶縁部材８ａと、該柱状
絶縁部材８ａの側面上に形成された第１容量電極８ｂ
と、これらを覆うように形成された容量絶縁膜８ｃと、
該容量絶縁膜８ｃを覆うように形成された第２容量電極
８ｄとを有する。柱状絶縁部材８ａの下端部の一部は導
電部材７の上端部と接するように配置されており、第１
容量電極８ｂの下端部は導電部材７の上端部と接してい
る。
【００２６】絶縁層５上には、周辺回路領域Ｂにおい
て、第２の絶縁層９が形成されている。該絶縁膜９は、
キャパシタ柱状絶縁部材８ａと同等の高さに形成さてお
り、キャパシタ柱状絶縁部材８ａと同一の絶縁材料から
なる。第２の絶縁層９は層間絶縁膜として機能する。
て、第２の絶縁層９が形成されている。該絶縁膜９は、
キャパシタ柱状絶縁部材８ａと同等の高さに形成さてお
り、キャパシタ柱状絶縁部材８ａと同一の絶縁材料から
なる。第２の絶縁層９は層間絶縁膜として機能する。
【００２７】尚、図示はされていないが、図１に示され
ている構造の上に、更に絶縁膜や配線層を形成すること
ができる。
ている構造の上に、更に絶縁膜や配線層を形成すること
ができる。
【００２８】以上のようなＤＲＡＭの製造工程を図１〜
図８を参照して説明する。
図８を参照して説明する。
【００２９】先ず、図２に示されているように、半導体
基板１に素子分離酸化膜２を形成し、ＭＯＳトランジス
タ３，４及び第１絶縁層５を形成する。
基板１に素子分離酸化膜２を形成し、ＭＯＳトランジス
タ３，４及び第１絶縁層５を形成する。
【００３０】次に、図３に示されているように、ＭＯＳ
トランジスタ３のソース・ドレイン３ａのうちの一方に
対応する位置において、絶縁層５に接続開口６を形成
し、該接続開口６内を導電部材７で埋める。これによ
り、導電部材７はソース・ドレイン３ａと接続される。
トランジスタ３のソース・ドレイン３ａのうちの一方に
対応する位置において、絶縁層５に接続開口６を形成
し、該接続開口６内を導電部材７で埋める。これによ
り、導電部材７はソース・ドレイン３ａと接続される。
【００３１】次に、図４に示されているように、メモリ
セル領域Ａ及び周辺回路領域Ｂにおいて、絶縁層５上に
絶縁材料の層９’を形成する。
セル領域Ａ及び周辺回路領域Ｂにおいて、絶縁層５上に
絶縁材料の層９’を形成する。
【００３２】次に、図５に示されているように、フォト
リソグラフィーによりマスクパターンを形成して異方性
エッチングを行うことで絶縁材料層９’をパターニング
し、メモリセル領域Ａにおいては柱状絶縁部材８ａを形
成し、周辺回路領域Ｂにおいては第２絶縁層９を形成す
る。従って、柱状絶縁部材８ａと第２絶縁層９とは、同
一の材料からなり且つ同一の高さをもつ。また、導電部
材７の上部は、一部分が柱状絶縁部材８ａにより覆われ
るが他の部分は露出せしめられる。
リソグラフィーによりマスクパターンを形成して異方性
エッチングを行うことで絶縁材料層９’をパターニング
し、メモリセル領域Ａにおいては柱状絶縁部材８ａを形
成し、周辺回路領域Ｂにおいては第２絶縁層９を形成す
る。従って、柱状絶縁部材８ａと第２絶縁層９とは、同
一の材料からなり且つ同一の高さをもつ。また、導電部
材７の上部は、一部分が柱状絶縁部材８ａにより覆われ
るが他の部分は露出せしめられる。
【００３３】次に、図６に示されているように、ＣＶＤ
法等の段差被覆性に優れた方法で全面に導電膜８ｂ’を
堆積形成する。
法等の段差被覆性に優れた方法で全面に導電膜８ｂ’を
堆積形成する。
【００３４】次に、図７に示されているように、異方性
エッチングを行うことにより、メモリセル領域Ａにおい
て、柱状絶縁部材８ａの側面にのみ導電膜を残留させて
第１容量電極８ｂを形成する。この時に、第１容量電極
８ｂの下端部は導電部材７と接続される。
エッチングを行うことにより、メモリセル領域Ａにおい
て、柱状絶縁部材８ａの側面にのみ導電膜を残留させて
第１容量電極８ｂを形成する。この時に、第１容量電極
８ｂの下端部は導電部材７と接続される。
【００３５】次に、図８に示されているように、ＣＶＤ
法等の段差被覆性に優れた方法で、全面に絶縁膜８ｃ’
を堆積形成し更にその上に導電膜８ｄ’を堆積形成す
る。そして、フォトリソグラフィーにより導電膜８ｄ’
及び絶縁膜８ｃ’をパターニングすることにより、図１
に示されている半導体記憶装置を得る。
法等の段差被覆性に優れた方法で、全面に絶縁膜８ｃ’
を堆積形成し更にその上に導電膜８ｄ’を堆積形成す
る。そして、フォトリソグラフィーにより導電膜８ｄ’
及び絶縁膜８ｃ’をパターニングすることにより、図１
に示されている半導体記憶装置を得る。
【００３６】以上のように、本実施形態では、柱状絶縁
部材８ａと第２絶縁層９とは、絶縁材料層９’のパター
ニングにより形成されるので、同一の絶縁材料からなり
且つ同一の高さをもつ。従って、工程数を増加させるこ
となく、容易にメモリセル領域Ａとそれ以外の領域とに
表面の高さの差が生ずるのを防止することができる。
部材８ａと第２絶縁層９とは、絶縁材料層９’のパター
ニングにより形成されるので、同一の絶縁材料からなり
且つ同一の高さをもつ。従って、工程数を増加させるこ
となく、容易にメモリセル領域Ａとそれ以外の領域とに
表面の高さの差が生ずるのを防止することができる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
メモリセル領域のキャパシタを柱状絶縁部材を含めて構
成し、この柱状絶縁部材をメモリセル領域以外の領域の
層間絶縁膜と同時に形成するので、工程数を増大させる
ことなしに、容易にメモリセル領域とそれ以外の領域と
の間の表面平坦化を実現することができる。
メモリセル領域のキャパシタを柱状絶縁部材を含めて構
成し、この柱状絶縁部材をメモリセル領域以外の領域の
層間絶縁膜と同時に形成するので、工程数を増大させる
ことなしに、容易にメモリセル領域とそれ以外の領域と
の間の表面平坦化を実現することができる。
【図１】本発明による半導体記憶装置の一実施形態とし
てのＤＲＡＭの模式的断面図である。
てのＤＲＡＭの模式的断面図である。
【図２】図１のＤＲＡＭの製造工程を説明するための模
式的断面図である。
式的断面図である。
【図３】図１のＤＲＡＭの製造工程を説明するための模
式的断面図である。
式的断面図である。
【図４】図１のＤＲＡＭの製造工程を説明するための模
式的断面図である。
式的断面図である。
【図５】図１のＤＲＡＭの製造工程を説明するための模
式的断面図である。
式的断面図である。
【図６】図１のＤＲＡＭの製造工程を説明するための模
式的断面図である。
式的断面図である。
【図７】図１のＤＲＡＭの製造工程を説明するための模
式的断面図である。
式的断面図である。
【図８】図１のＤＲＡＭの製造工程を説明するための模
式的断面図である。
式的断面図である。
【図９】従来のＤＲＡＭの模式的断面図である。
【図１０】従来のＤＲＡＭの製造工程を説明するための
模式的断面図である。
模式的断面図である。
【図１１】従来のＤＲＡＭの製造工程を説明するための
模式的断面図である。
模式的断面図である。
【図１２】従来のＤＲＡＭの製造工程を説明するための
模式的断面図である。
模式的断面図である。
【図１３】従来のＤＲＡＭの製造工程を説明するための
模式的断面図である。
模式的断面図である。
【図１４】従来のＤＲＡＭの製造工程を説明するための
模式的断面図である。
模式的断面図である。
【図１５】従来のＤＲＡＭの製造工程を説明するための
模式的断面図である。
模式的断面図である。
１ 半導体基板 ２ 素子分離酸化膜 ３ ＭＯＳトランジスタ ３ａ ソース・ドレイン ３ｂ ゲート ４ ＭＯＳトランジスタ ４ａ ソース・ドレイン ４ｂ ゲート ５ 第１絶縁層 ６ 接続開口 ７ 導電部材 ８ キャパシタ ８ａ 柱状絶縁部材 ８ｂ 第１容量電極 ８ｂ’ 導電膜 ８ｃ 容量絶縁膜 ８ｃ’ 絶縁膜 ８ｄ 第２容量電極 ８ｄ’ 導電膜 ９ 第２絶縁層 ９’ 絶縁材料層 Ａ メモリセル領域 Ｂ 周辺回路領域
Claims (8)
- 【請求項１】 キャパシタとトランジスタとを含むメモ
リセルを複数備えた半導体記憶装置であって、 前記トランジスタを覆って第１絶縁層が形成されてお
り、該第１絶縁層上に前記キャパシタが形成されてお
り、 該キャパシタは前記第１絶縁層上に形成された柱状絶縁
部材と、該柱状絶縁部材の側面に形成された第１容量電
極と、該第１容量電極上に形成された容量絶縁膜と、該
容量絶縁膜上に形成された第２容量電極とを含んでお
り、 前記第１絶縁層には接続開口が形成されており、該接続
開口内には前記第１容量電極と前記トランジスタとを接
続する導電部材が収容されていることを特徴とする半導
体記憶装置。 - 【請求項２】 前記複数のメモリセルを含むメモリセル
領域以外の領域の少なくとも一部には前記第１絶縁層上
に前記キャパシタの柱状絶縁部材と同等の高さに形成さ
れた同一の絶縁材料からなる第２絶縁層が形成されてい
ることを特徴とする、請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記トランジスタはＭＯＳトランジスタ
であり、該ＭＯＳトランジスタのソースまたはドレイン
が前記導電部材と接続されていることを特徴とする、請
求項１〜２のいずれかに記載の半導体記憶装置。 - 【請求項４】 キャパシタとトランジスタとを含むメモ
リセルを複数備えた半導体記憶装置を製造する方法であ
って、 半導体基板に前記トランジスタを形成し、該トランジス
タを覆うように第１絶縁層を形成し、前記メモリセルの
それぞれに対応する位置において前記第１絶縁層に接続
開口を形成し、該接続開口内に導電部材を充填し、 前記第１絶縁層上に絶縁材料の層を形成し、該絶縁材料
の層のパターニングを行って前記接続開口内の導電部材
の表面の一部を覆うような柱状絶縁部材を形成し、該柱
状絶縁部材の側面上に第１容量電極を形成して該第１容
量電極と前記導電部材とを接続させ、前記第１容量電極
上に容量絶縁膜を形成し、該容量絶縁膜上に第２容量電
極を形成することを特徴とする、半導体記憶装置の製造
方法。 - 【請求項５】 前記絶縁材料の層のパターニングを異方
性エッチングを用いて行うことを特徴とする、請求項４
に記載の半導体記憶装置の製造方法。 - 【請求項６】 前記第１容量電極の形成を、導電材料の
層を形成し、該導電材料の層を異方性エッチングを用い
てパターニングすることで行うことを特徴とする、請求
項４〜５のいずれかに記載の半導体記憶装置の製造方
法。 - 【請求項７】 前記トランジスタはＭＯＳトランジスタ
であり、該ＭＯＳトランジスタのソースまたはドレイン
に対応する位置に前記接続開口を形成することを特徴と
する、請求項４〜６のいずれかに記載の半導体記憶装置
の製造方法。 - 【請求項８】 前記半導体基板に前記複数のメモリセル
を含むメモリセル領域以外の領域においても前記絶縁材
料の層の形成を行い、前記絶縁材料の層のパターニング
により前記メモリセル領域以外の領域において前記キャ
パシタの柱状絶縁部材と同等の高さの第２の絶縁層を残
すことを特徴とする、請求項４〜７のいずれかに記載の
半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28155099A JP2001102546A (ja) | 1999-10-01 | 1999-10-01 | 半導体記憶装置及びその製造方法 |
| US09/667,695 US6559495B1 (en) | 1999-10-01 | 2000-09-22 | Semiconductor memory cell device |
| US10/373,693 US20030127679A1 (en) | 1999-10-01 | 2003-02-27 | Semiconductor storage device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28155099A JP2001102546A (ja) | 1999-10-01 | 1999-10-01 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102546A true JP2001102546A (ja) | 2001-04-13 |
Family
ID=17640754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28155099A Pending JP2001102546A (ja) | 1999-10-01 | 1999-10-01 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6559495B1 (ja) |
| JP (1) | JP2001102546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272714A (ja) * | 2009-05-22 | 2010-12-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
| JP4282245B2 (ja) * | 2001-01-31 | 2009-06-17 | 富士通株式会社 | 容量素子及びその製造方法並びに半導体装置 |
| CN114078777A (zh) * | 2020-08-13 | 2022-02-22 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| CN116133385A (zh) * | 2021-08-30 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
Family Cites Families (2)
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|---|---|---|---|---|
| JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US6025624A (en) * | 1998-06-19 | 2000-02-15 | Micron Technology, Inc. | Shared length cell for improved capacitance |
-
1999
- 1999-10-01 JP JP28155099A patent/JP2001102546A/ja active Pending
-
2000
- 2000-09-22 US US09/667,695 patent/US6559495B1/en not_active Expired - Fee Related
-
2003
- 2003-02-27 US US10/373,693 patent/US20030127679A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272714A (ja) * | 2009-05-22 | 2010-12-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| US6559495B1 (en) | 2003-05-06 |
| US20030127679A1 (en) | 2003-07-10 |
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|---|---|---|---|
| A02 | Decision of refusal |
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