KR100322882B1 - 3전극 구조의 안티퓨즈 및 그 통합 메모리로직 반도체 소자 제조방법 - Google Patents

Abstract

본발명은 반도체 소자에 관한 것으로, 통합메모리로직 소자에 있어서 높은 항복전압을 요구하는 아날로그 커패시터와 낮은 항복전압이 요구되는 안티퓨즈의 제조공정을 용이하게 통합함으로써 통합메모리로직 소자의 생산성을 높이는 효과가 있다. 또한, 전도성 패턴과 측벽 스페이서 그리고 전도성 플러그를 이용한 3전극 구조의 수직형 안티퓨즈를 제공함으로써, 반도체 기판 점유면적을 줄이는 효과가 있다. 본발명의 통합메모리로직 소자의 제조방법은, 아날로그 커패시터와 안티퓨즈의 각각의 제1전극을 동시에 형성한 후, 상기 제1전극위에 상대적으로 두꺼운 절연막을 증착한 후, 상기 아날로그 커패시터의 제1전극상의 절연막을 마스크 패턴으로 보호하고, 안티퓨즈용 제1전극상의 상기 절연막을 소정두께 만큼 식각하여 안티퓨즈용 유전막의 두께를 상대적으로 얇게 형성하고, 상기 아날로그 커패시터 및 상기 안티퓨즈용 절연막위에 각각의 제2전극을 형성함으로써, 상대적으로 높은 항복전압을 갖는 아날로그 커패시터와 상대적으로 낮은 항복전압을 갖는 안티퓨즈 제조공정을 용이하게 통합할 수 있다.

Description

3전극 구조의 안티퓨즈 및 그 통합 메모리로직 반도체 소자 제조방법{Method for fabricating a MML including an antifuse with three electrodes in a semiconductor device}

본발명은 반도체 소자에 관한 것으로, 특히 아날로그 기능과 메모리 기능을 하나의 칩에 구현한 통합메모리로직(MML; merged memory logic) 소자에 있어서, 중요한 공정인 아날로그 커패시터 제조공정과 안티퓨즈(anti-fuse) 제조공정을 효과적으로 통합할 수 있는 반도체 소자의 제조방법에 관한 것이다.

전자 시스템 기기에 대한 소형경량화, 고속화, 다기능화등이 요구됨에 따라, 하나의 칩위에 메모리 기능과 로직기능을 모두 구현한 통합메모리로직 소자가 개발되었다. 통합메모리로직 소자에 있어서, 아날로그 커패시터 형성기술은 로직 기능 및 메모리 기능 모두를 구현하는데 있어서 핵심적인 공정이며, 또한 안티퓨즈 형성기술은, 메모리 기능의 소자에 있어서 메모리 셀을 리페어 하기 위해 꼭 필요한 기술이다. 본 발명은 이 두가지 핵심기술을 효과적으로 통합하는 방법을 제공한다.

통합메모리로직 소자를 제조하기 위해서는 메모리 소자의 제조공정과, 로직 소자의 제조공정의 통합 이외에도, 아날로그 디지탈 컨버터(ADC; analog digital converter)와 같은 아날로그 어플리케이션을 위해 아날로그 관련 기술이 요구되고있다. 이 중에서도 아날로그 커패시터 형성기술은 아날로그 프로세스의 핵심기술로 정전용량 전압의존성이 균일해야 하며, 단위면적당 정전용량이 높아야 하며, 신뢰성을 위해 높은 항복전압(예를들면 15V)을 요구한다.

종래의 아날로그 커패시터의 제조기술은, 커패시터의 두전극을 각각 폴리실리콘으로 형성하고, 그 사이에 산화막을 유전체로 하는 폴리실리콘-산화막-폴리실리콘구조의 커패시터와, 커패시터의 두전극을 금속층으로 형성한 금속-절연막-금속(MIM; metal-insulator-metal)구조의 커패시터가 널리 사용되었다. 그러나, MIM구조의 커패시터는 폴리실리콘-산화막-폴리실리콘 구조의 커패시터에서 발생하는 폴리실리콘 디플리션에 의한 커패시턴스 특성 저하를 막을 수 있는 장점이 있는 반면, 리키지 특성이 열악하여 유전막의 두께가 두꺼워야 한다는 단점이 있었다.

한편, 메모리 셀의 리페어를 위한 안티퓨즈는, 상하 폴리실리콘층과 그 사이에 유전체로서 산화막/질화막/산화(ONO; oxide/nitride/oxide)을 갖는 ONO커패시터와, MIM커패시터가 널리 사용되었다. 그런데, 상기와 같은 안티퓨즈를 프로그램하기 위해서는 두전극 사이의 유전막의 파괴를 일으키기 위한 전압을 인가하기 위해, 높은 전압 예를들면 칩동작전압의 약3.5배 이상의 전압이 퓨즈의 구성요소인 상하 플레이트 전극에 인가해야 된다. 따라서, 그와 같은 고전압을 안티 퓨즈의 전극에 인가하기 위해서는, 반도체 칩 내부에 고전압 펌핑 회로와 같은 부가적인 회로를 설치해야 하며, 결과적으로 반도체 칩의 면적을 많이 점유하게 된다. 그와 같이, 부가적인 회로들을 설치할 때마다, 반도체 칩 면적을 점유하게 되므로 이를 방지하기 위해서는, 안티퓨즈의 프로그램 전압을 낮추는 기술이 필요하다.

상기와 같이 아날로그 커패시터의 신뢰성을 높이기 위해서는 높은 항복전압을 갖도록 커패시터를 형성해야 되는 반면에, 안티퓨즈로 인한 반도체 칩 점유면적을 줄이기 위해서는 안티퓨즈의 항복 전압을 낮추어야 한다는 점에서 두 기술은 서로 상충하게 되며, 따라서 이 기술을 하나의 칩안에 통합하는데 있어서 어려움이 있었다.

본발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 높은 항복전압을 갖는 아날로그 커패시터 제조방법과 낮은 항복전압을 갖는 안티퓨즈 제조방법을 용이하게 통합할 수 있는 통합메모리로직 소자의 제조방법을 제공하는데 그 목적이 있다.

또한 본발명은 반도체 기판상에 수직상으로 형성되는 3전극 구조의 안티퓨즈를 제공한다.

상기와 같은 본발명의 목적을 달성하기 위해, 아날로그 커패시터와 안티퓨즈의 각각의 제1전극을 동시에 형성한 후, 상기 제1전극위에 상대적으로 두꺼운 절연막을 증착한 후, 상기 아날로그 커패시터의 제1전극상의 절연막을 마스크 패턴으로 보호하고, 안티퓨즈용 제1전극상의 상기 절연막을 소정두께 만큼 식각하여 안티퓨즈용 유전막의 두께를 상대적으로 얇게 형성하고, 상기 아날로그 커패시터 및 상기 안티퓨즈용 절연막위에 각각의 제2전극을 형성함으로써, 상대적으로 높은 항복전압을 갖는 아날로그 커패시터와 상대적으로 낮은 항복전압을 갖는 안티퓨즈 제조공정을 용이하게 통합할 수 있다.

상기와 같은 본발명의 목적을 달성하기 위한 안티퓨즈는 서로 소정간격 이격하여 형성된 제1 및 제2 전도성 패턴과; 상기 제1 및 제2 전도성 패턴의 각각의 마주보는 측벽에 형성된 제1, 제2 절연성 측벽스페이서들과; 상기 측벽 스페이서사이를 메우고 있는 제3전도성 패턴을 포함하는 3전극 구조이다.

본발명의 목적을 달성하기 위한 통합메모리로직 소자의 제조방법은 반도체 기판상에 서로 분리된 제1, 제2, 제3 전도성 패턴을 형성하는 공정과; 상기 제1, 제2, 제3전도성 패턴을 형성하여 얻어진 상기 반도체 기판상에 절연막을 형성하는 공정과; 상기 제1전도성 패턴의 상면과 상기 제2전도성 패턴과 제3전도성 패턴 사이의 상기 반도체 기판의 상면에 각각 제1, 제2 비아홀을 형성하는 공정과; 상기 절연막과 상기 제1, 제2 비아홀위에 균일한 두께를 갖는 유전막을 형성하는 공정과; 상기 제1전도성 패턴상의 상기 유전막위에 마스크 패턴을 형성하고, 상기 마스크 패턴으로 덮이지 않은 유전막을 이방성식각하여 상기 제2 및 제3전도성 패턴이 마주보는 측벽에 제1, 제2 유전막 사이드월 스페이서를 형성하는 공정과; 상기 마스크패턴을 제거한 후, 상기 제1 및 제2 비아홀내에 전도성 플러그를 형성하는 공정을 포함한다.

도1a 내지 도1e는 본발명에 따른 통합메모리로직 소자에 있어서 안티퓨즈와 아날로그 커패시터 제조공정을 도시하고 있다.

도2는 플래쉬 롬의 회로도이다

도3은 도2의 플래쉬 롬을 본발명의 안티퓨즈를 이용하여 제조한 레이아웃도이다.

* 도면의 주요 부분에 대한 부호의 설명*

100 : 반도체 기판

101a, 101b, 101c : 제1, 제2, 제3 전도성 패턴

102a, 102b : 제1, 제2 비아홀

103 : 절연막

103a : 절연막 패턴

104 : 감광막 패턴

105a, 105b : 제1, 제2 사이드월 스페이서

106 : 아날로그 커패시터의 상부전극

107 : 안티퓨즈의 제3전극

120 : 산화막

본발명의 통합메모리로직 소자의 아날로그 커패시터와 안티퓨즈 제조공정을첨부된 도면을 참조하여 설명하면 다음과 같다.

먼저, 도1a와 같이 반도체 기판(100)위에 전도막을 형성한 다음, 상기 전도막을 패터닝하여 다수의 전도성 패턴(101a, 101b, 101c)을 형성한다. 상기 전도성 패턴(101a)는 제1전도성 패턴으로서 아날로그 커패시터의 하부전극으로 이용된다. 상기 전도성 패턴(101b, 101c)는 제2, 제3 전도성 패턴으로서 안티퓨즈의 제1, 제2전극으로 이용된다.

다음으로, 상기 도1a의 전체 구조위에 산화막(120)을 증착한 후 패터닝하여 , 상기 제1전도성 패턴(101a)에 제1비아홀(102a)과, 상기 제1 및 제2 전극(101b)(101c)사이에 상기 반도체 기판(100)의 상면이 노출되도록 제2비아홀(102b)을 형성한다.

다음으로, 상기 도1b의 전체 구조위에 산화막 또는 질화막, ONO막과 같은 절연막(103)을 형성한다. 다음으로, 상기 아날로그 커패시터를 형성하기 위한 영역의 상기 절연막(103)상면에 감광막 패턴(104)을 형성한다.

다음으로, 상기 감광막 패턴(104)을 마스크로하여 상기 절연막(103)을 이방성 식각하여 제거 함으로써, 도1d와 같이 상기 아날로그 커패시터 영역에만 상기 절연막을 남겨 절연막 패턴(103a)을 형성한다. 이때 이방성 식각공정이 진행됨에 따라 상기 제 전도성 패턴(101b) 및 제2전도성 패턴(101c)의 각각의 측벽에 절연막으로 된 사이드월 스페이서(105a)(105b)가 형성된다.

다음으로, 도1e에 도시한 바와 같이, 1d의 구조위에 금속층 또는 폴리실리콘층과 같은 전도성막을 형성하여 제1, 제2 비아홀(102a)(102b)을 채우고, 감광막 패턴을 이용하여 상기 전도성막을 포토에칭함으로써 아날로그 커패시터의 상부전극(106)과, 안티퓨즈의 제3전극(107)을 형성한다.

한편, 본발명에 따른 상기 안티퓨즈의 구조 및 동작에 대해 설명하면 다음과 같다. 즉, 종래의 안티퓨즈의 구조는, 반도체 기판에 평판형의 하부전극을 형성하고, 그 위에 절연막과 상부전극을 각각 평판형이었다. 그러나, 본발명에 따른 안티퓨즈는 도1e에 도시한 바와 같이, 제1전극과 제3전극, 그리고 그전극들 사이에 낀 제1측벽 스페이서(105a)로 구성된 수직형 안티퓨즈와, 제2전극과 제3전극, 그리고 그전극들 사이에 낀 제2측벽 스페이서(105b)로 구성된 수직형 안티퓨즈 구조를 갖는다. 종래의 플레이트형 안티퓨즈의 경우 안티퓨즈의 크기를 키우려면 반도체 기판의 점유면적이 비례하여 넓어지므로 소자의 고집적화에 방해가 되었으나, 본발명에 따른 안티퓨즈는 전도성 패턴 및 그측벽과 전도성 플러그를 이용하여 제조되므로, 반도체 기판상에서 점유하는 면적이 줄게되어 반도체 소자의 고집적화에 유리하다.

상기 본발명의 안티퓨즈는 다음과 같이 프로그램 동작을 한다. 즉 제1, 제2, 제3 전극중 제3전극(107)을 플로팅상태로 두고 제1전극(101b) 및 제2전극(101c)에, 상기 제1, 제2 사이드월 스페이서(105a)(105b)가 항복을 일으킬 수 있는 전압을 인가한다. 만일, 제1사이드월 스페이서(105a) 부분의 절연막에서 항복이 먼저 일어나면, 전류는 제1전극에서 제3전극으로 전류가 흐르게 되고, 따라서 시간이 지남에 따라 제3전극과 제1전극의 전위가 같아짐에 따라 제2사이드월 스페이서(105b)도 항복을 일으키게 되어 결국 제2전극(101c)과 제3전극(107)도 단락된다. 따라서 전류는 제1전극(101b) 제1사이드월 스페이서(105a) 제3전극(107) 제2사이드월 스페이서(105b) 제2전극(101c)의 방향으로 흐르게 된다. 만약 상기 제2사이드월 스페이서(105b)에서 먼저 항복을 일으키면 전류는 그 반대 방향으로 흐르게 된다.

상기와 같은 제조방법으로 통합메모리로직 소자를 제조할 경우, 도1c의 공정에서와 같이, 아날로그 커패시터의 유전막의 두께는 그대로 두기 때문에 아날로그 커패시터에서의 절연항복전압은 크게 유지할 수 있고, 안티퓨즈의 항복전압은 상기 측벽스페이서의 두께를 조절함으로써 아날로그 커패시터의 항복전압에 비해 더 낮게 조절할 수 있다. 상기 측벽 스페이서의 두께를 조절하는 방법은 일반적으로 잘 알려진 공정기술에 속한다.

상기 도1a 내지 도1e의 통합메로리로직 소자의 제조공정에 있어서, 상기 아날로그 커패시터의 상부전극 및 안티퓨즈의 제3전극을 금속으로 형성하는 경우에는, 통합 메로리 로직 소자의 다른 구성 소자들을 제조한 후 금속배선을 하는 공정에서 동시에 형성할 수 있다. 또한 상기 아날로그 커패시터의 상부전극 및 안티퓨즈의 제3전극으로서 폴리실리콘을 이용하는 경우에는, 통합메모리 로직 소자를 구성하는 일반 트랜지스터의 게이트 전극 형성과 동시에 또는 메모리 기능 소자인 디램셀의 비트라인 제조시에 동시에 형성할 수 있다.

또 도1e에서 본발명의 따른 안티퓨즈의 구조는 상기 제3전극에 모스 트랜지스터를 연결함으로써, 플래쉬 롬(Flash ROM)과 같이 동작할 수 있는 잇점이 있다.

도2는 플래쉬 롬의 셀 회로이다. 도2에 도시한 바와 같이 제1전극(101b)이 컨트롤 게이트로 동작하고, 상기 제1사이드월 스페이서(105a)가 항복을 일으키지않은 상태에서 제3전극(107)이 플로팅 게이트로 동작한다. 상기 제3전극(107)은 모스 트랜지스터(200)의 게이트 전극에 연결됨으로써 플래쉬 롬을 구성한다.

도3은 도2의 셀회로를 레이아웃으로 표시한 것이다. 도3에서 도시한 바와 같이, 상기 제3전극(107)의 상면에 폴리실리콘 배선(110)을 형성하고, 상기 폴리실리콘 배선(110)을 모스 트랜지스터의 게이트 전극(110a)으로 이용한다. 상기 게이트 전극(110a) 양측의 반도체 기판(100)내에 불순물 영역(111)을 형성함으로써, 플래쉬 롬의 레이아웃 예를 나타냈다.

본발명에 따른 통합메모리로직 소자의 제조방법은 높은 항복전압을 요구하는 아날로그 커패시터와 상대적으로 낮은 항복전압을 갖도록 제조되는 것이 바람직한 안티퓨즈를 간단한 공정으로 통합 제조할 수 있다. 따라서 종래 높은 항복 전압으로 동작하는 안티퓨즈를 갖는 반도체 소자에 비해 기판 점유면적을 줄일 수 있다. 따라서 본발명에 따르면 용이한 제조공정 및 기판점유면적으로 감소로 인하여 통합메모리 로직 소자의 생산성을 향상시키는 효과가 있다.

Claims (6)

1. 서로 소정간격 이격하여 형성된 제1 및 제2 전도성 패턴과;

   상기 제1 및 제2 전도성 패턴의 각각의 마주보는 측벽에 형성된 제1, 제2 절연성 측벽스페이서들과;

   상기 측벽 스페이서사이를 메우고 있는 제3전도성 패턴으로 구성된 3전극 구조의 안티퓨즈.
2. 제1항에 있어서,

   상기 제1전도성 패턴 및 제2전도성 패턴이 각각 제1 및 제2 전극으로 동작하고,

   상기 제3전도성 패턴이 제3전극으로 동작하는 것을 특징으로 하는 3전극 구조의 안티퓨즈.
3. 제 2 항에 있어서, 상기 제3전극은 플로팅상태로 두고 상기 제1 및 제2전극에, 상기 제1 및 제2 사이드월 스페이서가 절연항복할 수 있는 전압을 인가함으로써 프로그램하는 것을 특징으로 하는 3전극 구조의 안티퓨즈
4. 반도체 기판상에 서로 분리된 제1, 제2, 제3 전도성 패턴을 형성하는 공정과;

   상기 제1, 제2, 제3전도성 패턴을 형성하여 얻어진 상기 반도체 기판상에 절연막을 형성하는 공정과;

   상기 제1전도성 패턴의 상면과 상기 제2전도성 패턴과 상기 제3전도성 패턴 사이의 상기 반도체 기판의 상면에 각각 제1, 제2 비아홀을 형성하는 공정과;

   상기 절연막과 상기 제1, 제2 비아홀위에 균일한 두께를 갖는 유전막을 형성하는 공정과;

   상기 제1전도성 패턴상의 상기 유전막위에 마스크 패턴을 형성하고, 상기 마스크 패턴으로 덮이지 않은 유전막을 이방성식각하여 상기 제2 및 제3전도성 패턴이 마주보는 측벽에 제1, 제2 유전막 사이드월 스페이서를 형성하는 공정과;

   상기 마스크패턴을 제거한 후, 상기 제1 및 제2 비아홀내에 전도성 플러그를 형성하는 공정을 포함하는 통합 메모리 로직 소자 제조방법.
5. 제 4 항에 있어서,

   상기 유전막은 산화막, 질화막, ONO막중의 어느하나인 것을 특징으로 하는 통합 메모리 로직 소자 제조방법.
6. 제 4 항에 있어서,

   상기 제1전도성 패턴과 상기 제1비아홀내에 형성된 컨택플러그와 그들 사이의 유전막은 아날로그 커패시터를 구성하고, 상기 제2전도성 패턴과 제3전도성 패턴과 상기 제1 및 제2 유전막 사이드월 스페이서와 상기 제2비아홀내에 형성된 전도성 플러그는 안티퓨즈를 구성하는 것을 특징으로 하는 통합 메모리 로직 소자 제조방법.