KR100380273B1 - 복합 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 로직(Logic) 공정으로 제조가 가능한 복합 반도체(Merged Memory and Logic) 소자의 제조방법을 개시한다. 개시된 본 발명의 복합 반도체 소자의 제조방법은, 먼저, 셀 영역 및 주변회로 영역으로 구성되는 메모리 영역과 로직 영역을 갖는 반도체 기판의 각 영역에 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터를 형성하고, 동시에, 상기 주변회로 영역에 게이트 전극과 기판으로 구성되는 MOS 캐패시터를 형성한다. 그런다음, 상기 트랜지스터들을 덮도록, 층간절연막을 형성한 후, 상기 층간절연막의 소정 부분들을 선택적으로 식각하여 셀 영역에 형성된 트랜지스터의 게이트 전극과 드레인 영역을 각각 노출시키는 콘택홀들과, 주변회로 영역에 형성된 트랜지스터의 소오스 영역 및 MOS 캐패시터의 게이트 전극을 동시에 노출시키는 콘택홀, 및 상기 로직 영역에 형성된 트랜지스터의 게이트 전극과 드레인 영역을 각각 노출시키는 콘택홀들을 형성한다. 그리고나서, 상기 콘택홀들을 매립하도록 금속막을 증착한 후, 상기 금속막을 패터닝하여 셀 영역 및 로직 영역에 형성된 트랜지스터의 드레인 영역들과 각각 콘택되는 제1비트라인과, 상기 셀 영역 및 로직 영역에 형성된 트랜지스터의 게이트 전극과 각각 콘택되는 금속배선과, 주변회로 영역에 형성된 트랜지스터의 소오스 영역 및 MOS 캐패시터의 게이트 전극에 동시에 콘택되는 제2비트라인을 형성한다.

Description

복합 반도체 소자의 제조방법{METHOD OF MANUFACTURING MERGED MEMORY AND LOGIC DEVICE}

본 발명은 복합 반도체(Merged Memory and Logic) 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 로직 공정으로 제조가 가능한 복합 반도체 소자의 제조방법에 관한 것이다.

복합 반도체(Merged Memory and Logic : 이하, MML) 소자에 대한 관심이 최근들어 높아지면서, 그 사용도 증가되는 추세에 있다. 이러한 MML 소자는 메모리 (Memory)와 로직(Logic)이 단일 칩에 구현된 구조로서, 메모리와 로직이 한 칩에서 단일 공정을 통해 제조된다.

한편, 상기 MML 소자는 메모리 제품과 로직 제품이 한 칩에 구현되는 것이므로, 단위 칩의 크기가 커져야만 하며, 그래서, 공정을 진행하는데 많은 어려움이 있다. 또한, 메모리 제품에서의 트랜지스터는 누설 전류를 방지하는 것에 비중을 두고 있으나, 로직 제품에서의 트랜지스터는 누설 전류의 방지를 요하는 것보다는 높은 전류 구동능력을 얻는데 비중을 두고 있으므로, 상기 MML 소자는 양자의 특성을 모두 만족시키켜야 한다는 부담도 있다.

그럼에도 불구하고, 상기 MML 소자는 단일 칩에 메모리와 로직이 구현되는 것으로부터, 특별한 설계의 변경 없이도 기존 칩들에 비해 고속 및 저전력 구동이 가능한 잇점을 갖는다는 것 때문에, 그 사용이 점차 증가되고 있다. 또한, MML 소자는 멀티미디어 기능의 향상을 도모할 수 있기 때문에, 기존의 반도체 소자 보다 효과적으로 고성능화를 달성할 수 있다.

도 1은 종래 기술에 따른 MML 소자의 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.

먼저, 메모리 영역(M) 및 로직 영역(L)을 포함하는 반도체 기판(1)을 마련하고, 상기 반도체 기판(1) 상에 하지층(10)을 형성한다. 여기서, 상기 하지층(10)은메모리 영역(M) 및 로직 영역(L) 각각에 형성되는 트랜지스터들(2) 및 비트라인(3)과, 통상의 디램 제조 공정을 통해 메모리 영역(M)에 형성되는 셀 캐패시터(4)와, 상기 셀 캐패시터(4), 비트라인(3) 및 트랜지스터(2)를 덮도록 형성되는 제1,제2,제3층간절연막(5,6,7)을 포함하는 것으로 이해될 수 있다.

다음으로, 상기 하지층(10) 상에 제1금속막(11)과 유전체막(12) 및 제2금속막(25)을 차례로 형성한 상태에서, 공지의 포토리소그라피 공정으로 제2금속막(13)과 유전체막(12)을 패터닝하고, 이어서, 제1금속막(11)을 패터닝함으로써, 로직 영역(L)에 MIM(Metal Insulator Metal)형 아날로그 캐패시터(15)를 형성한다. 이때, 메모리 영역(M) 상에는 제1금속막 패턴(11a)을 형성한다.

그 다음, 상기 결과물 상에 제4층간절연막(16)을 형성한 후, 상기 제2층간절연막(16)의 소정 부분들을 식각하여, 로직 영역(L) 상에 형성된 MIM형 아날로그 캐패시터(15)의 제1 및 제2금속막(11, 13)과 메모리 영역(M)에 잔류된 제1금속막 패턴(11a)을 노출시키는 콘택홀들을 형성하고, 이어서, 상기 콘택홀들 내에 도전성 플러그(17)를 형성한다. 그리고나서, 상기 제2층간절연막(16) 상에 상기 도전성 플러그(17)와 콘택되는 금속배선들(18)을 형성함으로써, 로직 영역(L)에 MIM형 아날로그 캐패시터를 갖는 MML 소자를 완성한다.

그러나, 상기 종래의 MML 소자는, 전술한 바와 같이, 메모리 영역과 로직 영역을 포함하고 있는데, 상기 메모리 영역에 셀 캐패시터가 형성되는 것으로 인해 메모리 영역과 로직 영역간의 단차가 발생하게 되므로, 그 제조에 어려움을 겪는문제점이 있다.

또한, 디램과 같은 메모리 제품을 제조함에 있어서, 셀 캐패시터는 플러그 콘택 형성, 플러그 형성, 스토리지 노드 콘택 형성, 스토리지 노드 형성, 유전체막 형성 및 플레이트 노드 형성 등의 공정을 거쳐 제조되는데, 이러한 셀 캐패시터 형성 공정은 로직 제품의 제조에는 적용되지 않는 공정들이므로, 단일 공정을 통해 메모리와 로직을 단일 기판에 구현해야 하는 MML 소자는 그 제조 공정이 복잡하고, 아울러, 제조 비용도 많이 소요된다는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 셀 캐패시터 형성으로 인한 메모리 영역과 로직 영역간의 단차 발생을 방지할 수 있는 MML 소자의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 제조 공정을 단순화시키면서 제조 비용을 절감시킬 수 있는 MML 소자의 제조방법을 제공함에 그 다른 목적이 있다.

도 1은 종래 기술에 따른 복합 반도체 소자를 도시한 단면도.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 복합 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

20 : 반도체 기판 21 : 소자분리막

22 : 게이트 전극 23 : 스페이서

24 : 소오스 영역 25 : 드레인 영역

30a,30b,30c : 트랜지스터 31 : 층간절연막

32,33,34,35,36 : 콘택홀 37a,37b : 비트라인

38 : 금속배선 40 : MOS 캐패시터

상기와 같은 목적을 달성하기 위한 본 발명의 MML 소자의 제조방법은, 셀 영역과 주변회로 영역으로 구성되는 메모리 영역 및 로직 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 각 영역들 상에 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터를 형성하면서, 주변회로 영역에 게이트 전극과 기판으로 구성되는 MOS 캐패시터를 형성하는 단계; 상기 트랜지스터들을 덮도록, 상기 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막의 소정 부분들을 선택적으로 식각하여, 셀 영역에 형성된 트랜지스터의 게이트 전극과 드레인 영역을 각각 노출시키는 제1 및 제2콘택홀과, 주변회로 영역에 형성된 트랜지스터의 소오스 영역 및 MOS 캐패시터의 게이트 전극을 동시에 노출시키는 제3콘택홀, 및 상기 로직 영역에 형성된 트랜지스터의 게이트 전극과 드레인 영역을 각각 노출시키는 제4 및 제5콘택홀을 형성하는 단계; 상기 제1 내지 제5콘택홀들을 매립하도록, 상기 층간절연막 상에 금속막을 증착하는 단계; 및 상기 금속막을 패터닝하여 셀 영역과 로직 영역에 형성된 트랜지스터의 드레인 영역들과 각각 콘택되는 제1비트라인, 주변회로 영역에 형성된 트랜지스터의 소오스 영역과 MOS 캐패시터의 게이트 전극에 동시에 콘택되는 제2비트라인, 및 상기 셀 영역과 로직 영역에 형성된 트랜지스터의 게이트 전극과 각각 콘택되는 금속배선을 형성하는 단계를 포함한다.

본 발명에 따르면, 셀 캐패시터 대신에 로직 공정으로도 형성 가능한 모스 캐패시터를 형성해 줌으로써, 단차 발생에 기인하는 공정상의 어려움을 제거할 수 있으며, 아울러, 공정 단순화에 따라 제조 비용도 절감시킬 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 MML 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 셀 영역(MC)과 주변회로 영역(MP)을 포함하는 메모리 영역(M)과 로직 영역(L)을 갖는 반도체 기판(20)을 마련하고, 공지의 소자분리 공정을 통해 상기 반도체 기판(20)에 액티브 영역을 한정하는 트렌치형의소자분리막들(21)을 형성한다. 그런다음, 통상의 로직 공정을 통해 메모리 영역(M) 및 로직 영역(L) 각각에 스페이서(23)을 갖는 게이트 전극(22)과 소오스/드레인 영역(24, 25)으로 구성되는 트랜지스터들(30a, 30b, 30c)을 형성한다. 동시에, 상기 주변회로 영역(MP)에 MOS 캐패시터(40)를 형성한다. 이때, 상기 게이트 전극(22)은, 바람직하게, 폴리실리콘의 단일층으로 형성한다.

여기서, 주변회로 영역(MP)에 형성된 트랜지스터(30b)는, 도시된 바와 같이, 구조적으로 트랜지스터이지만, 본 발명은 게이트 전극(22)와 기판(20) 사이, 보다 정확하게는, 게이트 전극(22)과 웰(도시안됨) 사이에 존재하는 캐패시터 성분을 이용함으로써, 상기 MOS 캐패시터(40)가 형성되도록 한 것이다.

그 다음, 도 2b에 도시된 바와 같이, 상기 트랜지스터들(30a, 30b, 30c)을 덮도록 상기 기판(20)의 전 영역 상에 층간절연막(31)을 형성하고, 상기 층간절연막(31)의 소정 부분들을 식각하여 셀 영역(MC)에 형성된 트랜지스터(30a)에서의 게이트 전극(22) 및 드레인 영역(25)을 각각 노출시키는 제1 및 제2콘택홀들(32, 33)과, 주변회로 영역(MP)에 형성된 트랜지스터(30b)의 소오스 영역(24) 및 MOS 캐패시터(40)의 게이트 전극(22)을 동시에 노출시키는 제3콘택홀(34), 및 로직 영역(L)에 형성된 트랜지스터(30c)에서의 게이트 전극(22)과 드레인 전극(25)을 각각 노출시키는 제4 및 제5콘택홀(35, 36)을 형성한다.

다음으로, 도 2c에 도시된 바와 같이, 콘택홀들(32, 33, 34, 35, 36)이 매립되도록 층간절연막(31) 상에 소정의 금속막을 증착하고, 공지의 포토리소그라피 공정을 이용하여 상기 금속막을 원하는 형태로 패터닝함으로써, 셀 영역(MC) 및 로직영역(L)에 형성된 트랜지스터들(30a, 30b)의 드레인 전극(25)과 각각 콘택되는 제1비트라인들(37a) 및 게이트 전극들(22)과 각각 콘택되는 금속배선(38)과, 주변회로 영역(MP)에 형성된 트랜지스터(30b)의 소오스 영역(24) 및 MOS 캐패시터(40)의 게이트 전극(22)과 자기정렬콘택(Self Align Contact)되는 제2비트라인(37b)을 형성한다.

여기서, 본 발명에 따른 MOS 캐패시터(40)는 그의 게이트 전극(22)과 트랜지스터(30b)의 소오스 영역(24)이 제2비트라인(37b)에 의해 단락되도록 함으로써, 상기 MOS 캐패시터(40)의 동작이 상기 제2비트라인(37b)에 인가되는 바이어스(Bias)에 따라 조절된다. 즉, MOS 캐패시터(40)의 전극과 트랜지스터(30b)의 소오스 영역(24)이 전기적으로 단락된 것으로부터, 상기 트랜지스터(30b)가 온(On)된 상태에서, 제2비트라인(41b)을 통해 바이어스(Bias)가 인가되면 상기 MOS 캐패시터(40)가 인버전(Inversion)되어 하이(High)의 값을 갖게 되고, 상기 제2비트라인(37b)에 접지 전압(ground)이 인가되면 MOS 캐패시터(40)가 로우(Low)의 값을 갖게 된다. 따라서, 본 발명의 MOS 캐패시터(40)는 상기 제2비트라인(37b)에 인가되는 바이어스에 따라 하이 및 로우가 결정되는 캐패시터 동작을 하게 된다.

이후, 공지의 후속 공정, 예컨데, 로직 영역(L)에서의 아날로그 캐패시터 형성 및 금속배선 공정 등을 수행함으로써, 본 발명의 MML 소자를 완성한다.

상기와 같은 공정을 통해 제조되는 본 발명의 MML 소자는 셀 캐패시터 대신에 MOS 캐패시터가 형성되는 것으로 인해, 메모리 영역과 로직 영역간의 단차를 유발하지 않으면서도, 1-트랜지스터 및 1-캐패시터의 조건을 만족하게 된다.

또한, 본 발명의 MML 소자는 로직 공정을 이용함으로 인해, 플러그 폴리의 형성없이, 금속 콘택만으로 메모리, 예컨데, 디램의 비트라인 콘택 및 게이트 콘택과, 로직의 금속 콘택 및 게이트 콘택이 이루어진다.

게다가, 본 발명의 MML 소자는 주변회로 영역의 트랜지스터의 소오스 영역과 MOS 캐패시터의 게이트가 단락되는 것으로 인해, 전체적인 면적을 종래의 그것 보다 감소시킬 수 있게 된다.

이상에서와 같이, 본 발명은 메모리 영역에 셀 캐패시터 대신에 MOS 캐패시터를 형성하는 것을 통해, 셀 캐패시터에 기인하는 메모리 영역과 로직 영역간의 단차 발생을 방지할 수 있어, 단차의 발생에 따른 공정 상의 어려움을 해결할 수 있다. 또한, 본 발명은 로직 공정으로 MML 소자의 제조가 가능하기 때문에, 제조 공정의 단순화를 얻을 수 있으며, 아울러, 제조 비용을 절감할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

1. 셀 영역과 주변회로 영역으로 구성되는 메모리 영역 및 로직 영역을 갖는 반도체 기판을 제공하는 단계;

   상기 반도체 기판의 각 영역들 상에 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터를 형성하면서, 주변회로 영역에 게이트 전극과 기판으로 구성되는 MOS 캐패시터를 형성하는 단계;

   상기 트랜지스터들을 덮도록, 상기 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막의 소정 부분들을 선택적으로 식각하여, 셀 영역에 형성된 트랜지스터의 게이트 전극과 드레인 영역을 각각 노출시키는 제1 및 제2콘택홀과, 주변회로 영역에 형성된 트랜지스터의 소오스 영역 및 MOS 캐패시터의 게이트 전극을 동시에 노출시키는 제3콘택홀, 및 상기 로직 영역에 형성된 트랜지스터의 게이트 전극과 드레인 영역을 각각 노출시키는 제4 및 제5콘택홀을 형성하는 단계;

   상기 제1 내지 제5콘택홀을 매립하도록, 상기 층간절연막 상에 금속막을 증착하는 단계; 및

   상기 금속막을 패터닝하여 셀 영역과 로직 영역에 형성된 트랜지스터의 드레인 영역들과 각각 콘택되는 제1비트라인, 주변회로 영역에 형성된 트랜지스터의 소오스 영역과 MOS 캐패시터의 게이트 전극에 동시에 콘택되는 제2비트라인, 및 상기 셀 영역과 로직 영역에 형성된 트랜지스터의 게이트 전극과 각각 콘택되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 게이트 전극은 폴리실리콘의 단일층으로 형성하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.