JPH04151869A - ゲートアレイおよびその製造方法 - Google Patents
ゲートアレイおよびその製造方法Info
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- JPH04151869A JPH04151869A JP2277055A JP27705590A JPH04151869A JP H04151869 A JPH04151869 A JP H04151869A JP 2277055 A JP2277055 A JP 2277055A JP 27705590 A JP27705590 A JP 27705590A JP H04151869 A JPH04151869 A JP H04151869A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＤＲＡＭを搭載したゲートアレイおよびその
製造方法に関するものである。
製造方法に関するものである。
〈発明の概要〉
本発明は、ゲートアレイにおいて、基本セルを形成する
ＭＯＳトランジスタのゲート電極下側の基板に電荷蓄積
部を形成してＤＲＡＭを搭載したことにより、ゲートア
レイの機能の向上を図り、ゲートアレイの用途を広げる
ものである。
ＭＯＳトランジスタのゲート電極下側の基板に電荷蓄積
部を形成してＤＲＡＭを搭載したことにより、ゲートア
レイの機能の向上を図り、ゲートアレイの用途を広げる
ものである。
その製造方法は、基本セルを形成する下地工程が終了し
たゲートアレイのマスタースライスに、配線工程でイオ
ン注入工程を追加するだけで、ゲートアレイにＤＲＡＭ
の搭載を可能にし、かっＴＡＴが従来とあまり変わらな
い。
たゲートアレイのマスタースライスに、配線工程でイオ
ン注入工程を追加するだけで、ゲートアレイにＤＲＡＭ
の搭載を可能にし、かっＴＡＴが従来とあまり変わらな
い。
〈従来の技術〉
論理回路を形成する従来のゲートアレイにＲＡＭ回路を
形成するには、基本セルを形成する複数のＭＯＳトラン
ジスタを、配線工程で形成する配線で接続し、ＳＲＡＭ
またはＲＯＭ等を形成していた。
形成するには、基本セルを形成する複数のＭＯＳトラン
ジスタを、配線工程で形成する配線で接続し、ＳＲＡＭ
またはＲＯＭ等を形成していた。
例えば、ＳＲＡＭを形成する場合には、基本セルをｎＭ
Ｏ３）ランジスクとｐＭＯ３トランジスタとにより構成
し、それらのトランジスタを配線により接続して６個の
ＣＭＯ３トランジスタを形成する。以上の如くして、Ｃ
ＭＯ３形のＳＲＡＭを形成した。
Ｏ３）ランジスクとｐＭＯ３トランジスタとにより構成
し、それらのトランジスタを配線により接続して６個の
ＣＭＯ３トランジスタを形成する。以上の如くして、Ｃ
ＭＯ３形のＳＲＡＭを形成した。
〈発明が解決しようとする課題〉
しかしながら、上記構成のゲートアレイでは、ＲＡＭ回
路にＳＲＡＭを用いるために、ＳＲＡＭを形成するセル
面積が大きくなって、限られたセル面積ではメモリー容
量を十分に確保することができない。
路にＳＲＡＭを用いるために、ＳＲＡＭを形成するセル
面積が大きくなって、限られたセル面積ではメモリー容
量を十分に確保することができない。
一方、同一メモリー容量でＳＲＡＭよりもセル面積が小
さいＤＲＡＭは、キャパシタが必要なために、ＭＯＳト
ランジスタで形成する基本セルによって構成するゲート
アレイでは形成するのが難しい。
さいＤＲＡＭは、キャパシタが必要なために、ＭＯＳト
ランジスタで形成する基本セルによって構成するゲート
アレイでは形成するのが難しい。
本発明は、上記課題を解決するために成されたもので、
集積度が高く、論理回路とＤＲＡＭのメモリー回路との
両方の機能を合わせ持った機能性に優れたゲートアレイ
およびその製造方法を提供することを目的とする。
集積度が高く、論理回路とＤＲＡＭのメモリー回路との
両方の機能を合わせ持った機能性に優れたゲートアレイ
およびその製造方法を提供することを目的とする。
く課題を解決するための手段〉
本発明は、上記目的を達成するために成されたものであ
る。
る。
すなわち、複数のＭＯＳ）ランジスクで形成した基本セ
ルを基板に配設したゲートアレイにＤＲＡＭを搭載した
ものである。
ルを基板に配設したゲートアレイにＤＲＡＭを搭載した
ものである。
このＤＲＡＭとしては、基本セルに設けた第１ＭＯＳト
ランジスタのゲート電極下側の基板に、第１ＭＯＳトラ
ンジスタのソース領域とドレイン領域とに接続する電荷
蓄積部を形成し、次いで第１ＭＯＳトランジスタのゲー
ト電極をキャパシタのプレート電極にする。さらに第１
ＭＯＳトランジスタのドレイン領域に接続するドレイン
領域を有する第２ＭＯＳトランジスタをＤＲＡＭのワー
ドトランジスタにし、第２ＭＯＳトランジスタのゲート
電極でワード線を形成する。続いてゲートアレイの配線
工程で、第２ＭＯＳトランジスタのソース領域に接続す
る配線でビット線を形成したものである。
ランジスタのゲート電極下側の基板に、第１ＭＯＳトラ
ンジスタのソース領域とドレイン領域とに接続する電荷
蓄積部を形成し、次いで第１ＭＯＳトランジスタのゲー
ト電極をキャパシタのプレート電極にする。さらに第１
ＭＯＳトランジスタのドレイン領域に接続するドレイン
領域を有する第２ＭＯＳトランジスタをＤＲＡＭのワー
ドトランジスタにし、第２ＭＯＳトランジスタのゲート
電極でワード線を形成する。続いてゲートアレイの配線
工程で、第２ＭＯＳトランジスタのソース領域に接続す
る配線でビット線を形成したものである。
またキャパシタの下部の基板に、少なくとも前記電荷蓄
積部と接合してｐｎ接合を形成する不純物拡散層を設け
たものである。
積部と接合してｐｎ接合を形成する不純物拡散層を設け
たものである。
その製造方法としては、複数のＭＯＳトランジスタで形
成した基本セルを基板に配設したゲートアレイを用いて
、基本セルに形成した第１ＭＯＳトランジスタのゲート
電極下側の基板に不純物を選択的にイオン注入してＤＲ
ＡＭの電荷蓄積部を形成する。次いで、第１ＭＯＳトラ
ンジスタのドレイン領域に接続したドレイン領域を有す
る第２ＭＯＳトランジスタをＤＲＡＭのワードトランジ
スタにし、この第２ＭＯＳトランジスタのゲート電極を
ワード線にする。さらに第２ＭＯＳトランジスタのソー
ス領域に接続する配線を形成して、ＤＲＡＭのビット線
を形成する。
成した基本セルを基板に配設したゲートアレイを用いて
、基本セルに形成した第１ＭＯＳトランジスタのゲート
電極下側の基板に不純物を選択的にイオン注入してＤＲ
ＡＭの電荷蓄積部を形成する。次いで、第１ＭＯＳトラ
ンジスタのドレイン領域に接続したドレイン領域を有す
る第２ＭＯＳトランジスタをＤＲＡＭのワードトランジ
スタにし、この第２ＭＯＳトランジスタのゲート電極を
ワード線にする。さらに第２ＭＯＳトランジスタのソー
ス領域に接続する配線を形成して、ＤＲＡＭのビット線
を形成する。
く作用〉
上記構成のゲートアレイは、ＤＲＡＭを搭載したことに
より、論理回路の機能とメモリー回路の機能とを合わせ
持つので、ゲートアレイの機能が高まる。
より、論理回路の機能とメモリー回路の機能とを合わせ
持つので、ゲートアレイの機能が高まる。
また、ゲートアレイの基本セルを形成する下地工程を変
えることな（、配線工程においてイオン注入工程を追加
するだけで、ＤＲＡＭを形成したことにより、ＴＡＴが
従来とあまり変わらずＤＲＡＭの搭載が可能になる。
えることな（、配線工程においてイオン注入工程を追加
するだけで、ＤＲＡＭを形成したことにより、ＴＡＴが
従来とあまり変わらずＤＲＡＭの搭載が可能になる。
〈実施例〉
本発明の第１実施例を第１図に示す概略構造断面図およ
び第２図のレイアウト図により説明する。
び第２図のレイアウト図により説明する。
図に示す如く、基板として例えばシリコン基板１１を用
いて、このシリコン基板１１上に素子間分離膜（ＬＯＧ
Ｏ３）１２を形成し、各基本セル１３の形成領域を分離
する。
いて、このシリコン基板１１上に素子間分離膜（ＬＯＧ
Ｏ３）１２を形成し、各基本セル１３の形成領域を分離
する。
次いで、ＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｏｒａｉｎ ）構造の第１．第２ＭＯＳトランジスタ１
４，１５よりなる前記基本セル１３を形成する。これら
の第１、第２ＭＯＳトランジスタ１４，１５はドレイン
領域１６を共有する構造をなす。さらにＰＳＧまたはＢ
ＰＳＧよりなる層間膜１７を被覆して、ゲートアレイ１
０の下地工程を終了し、マスタースライスとして配線層
の回路設計が終了するまで待機する。
ｏｒａｉｎ ）構造の第１．第２ＭＯＳトランジスタ１
４，１５よりなる前記基本セル１３を形成する。これら
の第１、第２ＭＯＳトランジスタ１４，１５はドレイン
領域１６を共有する構造をなす。さらにＰＳＧまたはＢ
ＰＳＧよりなる層間膜１７を被覆して、ゲートアレイ１
０の下地工程を終了し、マスタースライスとして配線層
の回路設計が終了するまで待機する。
上記下地工程の形成には従来の製造方法を用いる。
次いで、上記下地工程が終了したゲートアレイ１０に、
１トランジスタ、１キヤパシタ形のＤＲＡＭ３０を搭載
する。
１トランジスタ、１キヤパシタ形のＤＲＡＭ３０を搭載
する。
このＤＲＡＭ３０としては、第１ＭＯＳトランジスタ１
４のゲート電極１８の下側でシリコン基板１１に電荷蓄
積部３１（第１図では実線網目部。
４のゲート電極１８の下側でシリコン基板１１に電荷蓄
積部３１（第１図では実線網目部。
第２図では破線網目部で示す）を形成する。この電荷蓄
積部３１は、例えば前記ゲート電極１８を通して、シリ
コン基板１１中にリン（Ｐ゛）等の不純物を高エネルギ
ーでイオン注入して、ｎ−拡散層で形成する。また第１
ＭＯＳトランジスタ１４のゲート酸化膜によるキャパシ
タ３２のプレート電極には第１ＭＯＳトランジスタ１４
のゲート電極１８を用いる。さらにＤＲＡＭ３０のワー
ドトランジスタには第２Ｍ０３ｌ−ランジスタ１５を用
いる。次いで第２ＭＯ３トランジスタ１５のゲート電極
１９でワード線を形成する。また配線工程で、コンタク
トホール２７を介して第２トランジスタ１５のソース領
域２０に接続する配線３３を形成し、この配線３３をＤ
ＲＡＭ３０のビ、ント線とする。
積部３１は、例えば前記ゲート電極１８を通して、シリ
コン基板１１中にリン（Ｐ゛）等の不純物を高エネルギ
ーでイオン注入して、ｎ−拡散層で形成する。また第１
ＭＯＳトランジスタ１４のゲート酸化膜によるキャパシ
タ３２のプレート電極には第１ＭＯＳトランジスタ１４
のゲート電極１８を用いる。さらにＤＲＡＭ３０のワー
ドトランジスタには第２Ｍ０３ｌ−ランジスタ１５を用
いる。次いで第２ＭＯ３トランジスタ１５のゲート電極
１９でワード線を形成する。また配線工程で、コンタク
トホール２７を介して第２トランジスタ１５のソース領
域２０に接続する配線３３を形成し、この配線３３をＤ
ＲＡＭ３０のビ、ント線とする。
また、電荷蓄積部３１より電源ラインを取る場合には、
例えば電荷蓄積部３１に通しるコンタクトホールを層間
膜１７に形成して、さらにこのコンタクトホールを介し
て電荷蓄積部３１に接続する電源ラインを形成すればよ
い。
例えば電荷蓄積部３１に通しるコンタクトホールを層間
膜１７に形成して、さらにこのコンタクトホールを介し
て電荷蓄積部３１に接続する電源ラインを形成すればよ
い。
次に、上記ゲートアレイ１０の製造方法を第３図■およ
び同■および前記第１図により説明する。
び同■および前記第１図により説明する。
第３図■に示す如く、従来の製造方法によりシリコン基
板１１上に第１．第２ＭＯＳトランジスタ１４．１５を
形成する。次いで化学気相成長（ＣＶＤ）装置を用いて
、第１．第２Ｍ０３Ｉ−ランジスタ１４１５上にＰＳＧ
またはＢＰＳＧの層間膜１７を被覆する。以上の如くし
てゲートアレイの下地工程が終了する。
板１１上に第１．第２ＭＯＳトランジスタ１４．１５を
形成する。次いで化学気相成長（ＣＶＤ）装置を用いて
、第１．第２Ｍ０３Ｉ−ランジスタ１４１５上にＰＳＧ
またはＢＰＳＧの層間膜１７を被覆する。以上の如くし
てゲートアレイの下地工程が終了する。
次に第３図■に示すように、前記層間膜１７上に、レジ
ストを塗布してイオンインプラマスク２１を形成する。
ストを塗布してイオンインプラマスク２１を形成する。
続いて、ホトリソグラフィー技術により第１Ｍ０３Ｉ−
ランジスタ１４のゲート電極１８上のイオンインプラマ
スク２１に開口２２を設ける。
ランジスタ１４のゲート電極１８上のイオンインプラマ
スク２１に開口２２を設ける。
その後、イオン注入装置を用いて、前記ゲート電極１８
およびキャパシタ３２を通して、当該ゲート電極１８の
下側のシリコン基板１１中に不純物として、例えばリン
（Ｐ゛）をイオン注入する。
およびキャパシタ３２を通して、当該ゲート電極１８の
下側のシリコン基板１１中に不純物として、例えばリン
（Ｐ゛）をイオン注入する。
その後、イオンインプラマスク２１を、例えばアッシャ
−処理によって除去する。
−処理によって除去する。
そして第３図■に示ずように、イオン注入を行ったシリ
コン基板１１の部分はｎ−拡散層の電荷蓄積部３１に成
る。この電荷蓄積部３１と前記キャパシタ３２および電
荷蓄積部３１の両側のｎ゛拡散層２４．２５との接合も
容量の蓄積に寄与する。一方、前記ゲート電極１８はプ
レート電極の働きをなす。
コン基板１１の部分はｎ−拡散層の電荷蓄積部３１に成
る。この電荷蓄積部３１と前記キャパシタ３２および電
荷蓄積部３１の両側のｎ゛拡散層２４．２５との接合も
容量の蓄積に寄与する。一方、前記ゲート電極１８はプ
レート電極の働きをなす。
次いでホトリソグラフィー技術によって、層間膜１７上
にレジストを塗布してエツチングマスク２６を形成し、
その後エツチング技術によって、第２ＭＯＳトランジス
タ１５のソース領域２０上の層間膜１７にコンタクトホ
ール２７を形成する。
にレジストを塗布してエツチングマスク２６を形成し、
その後エツチング技術によって、第２ＭＯＳトランジス
タ１５のソース領域２０上の層間膜１７にコンタクトホ
ール２７を形成する。
続いて前記エツチングマスク２６を従来のレジスト除去
技術によって除去する。
技術によって除去する。
その後、前記第１図に示す如く、スパンク装置を用いて
、このコンタクトホール２７の内部を含む当該層間膜１
７上にアルミニウム系金属で形成した配線層を被覆する
。続いてホトリソグラフ■ イー技術とエツチング技術とにより、前記配線層でソー
ス領域２０に接続する配線３２を形成する。
、このコンタクトホール２７の内部を含む当該層間膜１
７上にアルミニウム系金属で形成した配線層を被覆する
。続いてホトリソグラフ■ イー技術とエツチング技術とにより、前記配線層でソー
ス領域２０に接続する配線３２を形成する。
この配線３２はＤＲＡＭ３０のビット線になる。
また前記第１ＭＯＳトランジスタ１５のゲート電極１９
はワード線の働きをなす。
はワード線の働きをなす。
以上の如くして、１キヤパシタ、１トランジスタ形のＤ
ＲＡＭ３０をゲートアレイ１０に形成する。
ＲＡＭ３０をゲートアレイ１０に形成する。
次に、第２実施例を第４図に示す概略構造断面図により
説明する。
説明する。
図に示す構造のゲートアレイ４０は、前記第１図により
説明したゲートアレイ１０において、少なくとも電荷蓄
積部３１を含む第１ＭＯＳトランジスタ１４の下部のシ
リコン基板１１中に、電荷蓄積部３１とｐｎ接合を成す
不純物拡散層４１を形成して接合容量を大きくした、い
わゆるＨｉＣ構造のＤＲＡＭを形成したものである。こ
のゲートアレイ４０における配線は、眉間！Ｉ！１７に
形成したコンタクトホール２７を介して、第２ＭＯＳト
ランジスタ１５のソース領域２０に接続するアルミニウ
ム系金属製の配線３２で行う。
説明したゲートアレイ１０において、少なくとも電荷蓄
積部３１を含む第１ＭＯＳトランジスタ１４の下部のシ
リコン基板１１中に、電荷蓄積部３１とｐｎ接合を成す
不純物拡散層４１を形成して接合容量を大きくした、い
わゆるＨｉＣ構造のＤＲＡＭを形成したものである。こ
のゲートアレイ４０における配線は、眉間！Ｉ！１７に
形成したコンタクトホール２７を介して、第２ＭＯＳト
ランジスタ１５のソース領域２０に接続するアルミニウ
ム系金属製の配線３２で行う。
以上の如く構成したゲートアレイ４０では、ＤＲＡＭの
キャリアの蓄積能力が増大する。
キャリアの蓄積能力が増大する。
次に、上記ゲートアレイ４１の製造方法を第５図および
前記第４図により説明する。
前記第４図により説明する。
このゲートアレイ４０を形成するには、前記第３図■に
より説明した工程が終了した後、イオンインプラマスク
２１（第３図■参照）を例えばアッシャ−処理によって
除去する。
より説明した工程が終了した後、イオンインプラマスク
２１（第３図■参照）を例えばアッシャ−処理によって
除去する。
そして第５図に示す如く、層間膜１７上にレジストを塗
布して、イオンインプラマスク４３を形成する。続いて
、ホトリソグラフィー技術により、第１ＭＯＳトランジ
スタ１４上のイオンインプラマスク４３に開口４４を設
ける。
布して、イオンインプラマスク４３を形成する。続いて
、ホトリソグラフィー技術により、第１ＭＯＳトランジ
スタ１４上のイオンインプラマスク４３に開口４４を設
ける。
その後、イオン注入装置を用いて、第１Ｍ０８Ｉ・ラン
ジスタ１４と電荷蓄積部３１とを通して、少なくとも電
荷蓄積部３１を含む第１ＭＯＳトランジスタ１４の下部
のシリコン基板１１中に不純物として、例えばほう素（
Ｂ′″）を高エネルギーでイオン注入する。
ジスタ１４と電荷蓄積部３１とを通して、少なくとも電
荷蓄積部３１を含む第１ＭＯＳトランジスタ１４の下部
のシリコン基板１１中に不純物として、例えばほう素（
Ｂ′″）を高エネルギーでイオン注入する。
次いで、イオンインプラマスク４３を、例えばアッシャ
−処理によって除去する。
−処理によって除去する。
そして第４図に示すように、イオン注入を行ったシリコ
ン基板１１の部分はＰ−拡散層よりなる不純物拡散層４
１になる。この不純物拡散層４１は、第１ＭＯＳトラン
ジスタＩ４のソース領域２８、ドレイン領域１６および
電荷蓄積部３１のそれぞれを形成するｎ膨拡散層とｐｎ
接合を形成する。
ン基板１１の部分はＰ−拡散層よりなる不純物拡散層４
１になる。この不純物拡散層４１は、第１ＭＯＳトラン
ジスタＩ４のソース領域２８、ドレイン領域１６および
電荷蓄積部３１のそれぞれを形成するｎ膨拡散層とｐｎ
接合を形成する。
また電荷蓄積部３１と前記キャパシタ３２および電荷蓄
積部３１の両側のｎ゛拡散層２４．２５との接合も容量
の蓄積に寄与する。
積部３１の両側のｎ゛拡散層２４．２５との接合も容量
の蓄積に寄与する。
この結果、大きな接合容量を得ることができるので、キ
ャリアの蓄積能力が一段と拡大でき、ＤＲＡＭが安定し
た書き込みおよび読み出し動作を行うのにより効果的で
ある。
ャリアの蓄積能力が一段と拡大でき、ＤＲＡＭが安定し
た書き込みおよび読み出し動作を行うのにより効果的で
ある。
一方、前記ゲート電極１８はプレート電極の働きをなす
。
。
その後、ホトリソグラフィー技術とエツチング技術とに
よって、層間膜１７にコンタクトホール２７を形成する
。そしてスパッタ装置を用いて、アルミニウム系金属膜
を層間膜１７」二に被覆し、次いでホトリソグラフィー
技術とエツチング技術とにより、コンタクトホール２７
を介して、第２ＭＯ３＋−ランジスタ１５のソース領域
２０に接続する配線３２を前記アルミニウム系金属膜で
形成する。
よって、層間膜１７にコンタクトホール２７を形成する
。そしてスパッタ装置を用いて、アルミニウム系金属膜
を層間膜１７」二に被覆し、次いでホトリソグラフィー
技術とエツチング技術とにより、コンタクトホール２７
を介して、第２ＭＯ３＋−ランジスタ１５のソース領域
２０に接続する配線３２を前記アルミニウム系金属膜で
形成する。
以上の如くして、いわゆるＨ ｉ −Ｃ構造のＤＲＡＭ
を形成したゲートアレイ４０が完成する。
を形成したゲートアレイ４０が完成する。
〈発明の効果〉
以上、説明したように本発明のゲートアレイは、ゲート
アレイにＤＲＡＭを形成したので、ゲートアレイの集積
度を変えることなく、メモリー容量の拡大ができる。ま
たゲートアレイに論理回路の機能とメモリー回路の機能
とが備わり、用途の拡大が図れる。さらにＤＲＡＭをＨ
ｉ −Ｃ構造で形成した場合には、キャリアの蓄積能力
がさらに拡大でき、安定した書き込みおよび読の出し動
作ができる。
アレイにＤＲＡＭを形成したので、ゲートアレイの集積
度を変えることなく、メモリー容量の拡大ができる。ま
たゲートアレイに論理回路の機能とメモリー回路の機能
とが備わり、用途の拡大が図れる。さらにＤＲＡＭをＨ
ｉ −Ｃ構造で形成した場合には、キャリアの蓄積能力
がさらに拡大でき、安定した書き込みおよび読の出し動
作ができる。
その製造工程は、従来の配線工程にイオン注入工程を付
加するだけなので、ＴＡＴが従来とあまり変わらずＤＲ
ＡＭが容易に形成できる。
加するだけなので、ＴＡＴが従来とあまり変わらずＤＲ
ＡＭが容易に形成できる。
第１図は、第１実施例の概略構造断面図、第２図は、第
１実施例のレイアウト図、第３図■ないし同■は、第１
実施例の製造工程図、 第４図は、第２実施例の概略構造断面図、第５図は、第
２実施例の製造工程図である。 ０．４０・・・ゲートアレイ ト・・シリコン基板、 １３・・・基本セル。 ４・・・第１ＭＯＳトランジスタ。 ５・・・第２ＭＯＳトランジスタ ロ・・・ドレイン領域、 １７・・・層間膜８．１９
・・・ゲート電極 ０．２８・・・ソース領域 ０・・・ＤＲＡＭ ３１ ・・電荷蓄積部。 ２・・・キャパシタ ３３・・・配線 ■・・・不純物拡散層。
１実施例のレイアウト図、第３図■ないし同■は、第１
実施例の製造工程図、 第４図は、第２実施例の概略構造断面図、第５図は、第
２実施例の製造工程図である。 ０．４０・・・ゲートアレイ ト・・シリコン基板、 １３・・・基本セル。 ４・・・第１ＭＯＳトランジスタ。 ５・・・第２ＭＯＳトランジスタ ロ・・・ドレイン領域、 １７・・・層間膜８．１９
・・・ゲート電極 ０．２８・・・ソース領域 ０・・・ＤＲＡＭ ３１ ・・電荷蓄積部。 ２・・・キャパシタ ３３・・・配線 ■・・・不純物拡散層。
Claims (3)
- （１）複数のＭＯＳトランジスタで形成した基本セルを
基板に配設したゲートアレイにおいて、第１ＭＯＳトラ
ンジスタのゲート酸化膜によるキャパシタと、 前記第１ＭＯＳトランジスタのソース領域およびドレイ
ン領域に接続して、ゲート電極下側の基板に形成した電
荷蓄積部と、 前記ゲート電極で形成した前記キャパシタのプレート電
極と、 前記第１ＭＯＳトランジスタのドレイン領域に接続した
ドレイン領域を有する第２ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタのゲート電極で形成したワ
ード線と、 前記第２ＭＯＳトランジスタのソース領域に接続する配
線で形成したビット線と、 により構成したＤＲＡＭを搭載したことを特徴とするゲ
ートアレイ。 - （２）前記請求項１記載のゲートアレイであって、前記
キャパシタの下部の基板に、少なくとも前記電荷蓄積部
と接合してｐｎ接合を形成する不純物拡散層を設けたこ
とを特徴とするゲートアレイ。 - （３）複数のＭＯＳトランジスタで形成した基本セルを
基板に配設したゲートアレイを用いて、前記基本セルに
形成した第１ＭＯＳトランジスタのゲート電極下側の前
記基板に不純物を選択的にイオン注入してＤＲＡＭの電
荷蓄積部を形成する工程と、 前記第１ＭＯＳトランジスタのドレイン領域に接続した
ドレイン領域を有する第２ＭＯＳトランジスタをＤＲＡ
Ｍのワードトランジスタにして、前記第２ＭＯＳトラン
ジスタのゲート電極をワード線にし、前記第２ＭＯＳト
ランジスタのソース領域に配線を接続してＤＲＡＭのビ
ット線を形成する工程とによりなるゲートアレイの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277055A JP3024195B2 (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277055A JP3024195B2 (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04151869A true JPH04151869A (ja) | 1992-05-25 |
| JP3024195B2 JP3024195B2 (ja) | 2000-03-21 |
Family
ID=17578158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277055A Expired - Fee Related JP3024195B2 (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024195B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380273B1 (ko) * | 2001-04-24 | 2003-04-18 | 주식회사 하이닉스반도체 | 복합 반도체 소자의 제조방법 |
| KR100985581B1 (ko) * | 2003-04-30 | 2010-10-06 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
-
1990
- 1990-10-15 JP JP2277055A patent/JP3024195B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380273B1 (ko) * | 2001-04-24 | 2003-04-18 | 주식회사 하이닉스반도체 | 복합 반도체 소자의 제조방법 |
| KR100985581B1 (ko) * | 2003-04-30 | 2010-10-06 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3024195B2 (ja) | 2000-03-21 |
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