JP3024195B2 - ゲートアレイおよびその製造方法 - Google Patents
ゲートアレイおよびその製造方法Info
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、DRAMを搭載したゲートアレイおよびその製
造方法に関するものである。
造方法に関するものである。
＜発明の概要＞ 本発明は、ゲートアレイにおいて、基本セルを形成す
る同じ型のMOSトランジスタのゲート電極下側の基板に
電荷蓄積部を形成してDRAMを搭載したことにより、ゲー
トアレイの機能の向上を図り、ゲートアレイの用途を広
げるものである。
る同じ型のMOSトランジスタのゲート電極下側の基板に
電荷蓄積部を形成してDRAMを搭載したことにより、ゲー
トアレイの機能の向上を図り、ゲートアレイの用途を広
げるものである。
その製造方法は、基本セルを形成する下地工程が終了
したゲートアレイのマスタースライスに、配線工程でイ
オン注入工程を追加するだけで、ゲートアレイにDRAMの
搭載を可能にし、かつTATが従来とあまり変わらない。
したゲートアレイのマスタースライスに、配線工程でイ
オン注入工程を追加するだけで、ゲートアレイにDRAMの
搭載を可能にし、かつTATが従来とあまり変わらない。
＜従来の技術＞ 論理回路を形成する従来のゲートアレイにRAM回路を
形成するには、基本セルを形成する複数のMOSトランジ
スタを、配線工程で形成する配線で接続し、SRAMまたは
ROM等を形成していた。
形成するには、基本セルを形成する複数のMOSトランジ
スタを、配線工程で形成する配線で接続し、SRAMまたは
ROM等を形成していた。
例えば、SRAMを形成する場合には、基本セルをnMOSト
ランジスタとpMOSトランジスタとにより構成し、それら
のトランジスタを配線により接続して６個のCMOSトラン
ジスタを形成する。以上の如くして、CMOS形のSRAMを形
成した。
ランジスタとpMOSトランジスタとにより構成し、それら
のトランジスタを配線により接続して６個のCMOSトラン
ジスタを形成する。以上の如くして、CMOS形のSRAMを形
成した。
＜発明が解決しようとする課題＞ しかしながら、上記構成のゲートアレイでは、RAM回
路にSRAMを用いるために、SRAMを形成するセル面積が大
きくなって、限られたセル面積ではメモリー容量を十分
に確保することができない。
路にSRAMを用いるために、SRAMを形成するセル面積が大
きくなって、限られたセル面積ではメモリー容量を十分
に確保することができない。
一方、同一メモリー容量でSRAMよりもセル面積が小さ
いDRAMは、キャパシタが必要なために、MOSトランジス
タで形成する基本セルによって構成するゲートアレイで
は形成するのが難しい。
いDRAMは、キャパシタが必要なために、MOSトランジス
タで形成する基本セルによって構成するゲートアレイで
は形成するのが難しい。
本発明は、上記課題を解決するために成されたもの
で、集積度が高く、論理回路とDRAMのメモリー回路との
両方の機能を合わせ持った機能性に優れたゲートアレイ
およびその製造方法を提供することを目的とする。
で、集積度が高く、論理回路とDRAMのメモリー回路との
両方の機能を合わせ持った機能性に優れたゲートアレイ
およびその製造方法を提供することを目的とする。
＜課題を解決するための手段＞ 本発明は、上記目的を達成するために成されたもので
ある。
ある。
すなわち、複数の同じ型のMOSトランジスタで形成し
た基本セルを基板に配設したゲートアレイにDRAMを搭載
したものである。
た基本セルを基板に配設したゲートアレイにDRAMを搭載
したものである。
このDRAMとしては、基本セルに設けた第1MOSトランジ
スタのゲート電極下側の基板に、第1MOSトランジスタの
ソース領域とドレイン領域とに接続する不純物拡散層か
らなる電荷蓄積部を形成し、次いで第1MOSトランジスタ
のゲート電極をキャパシタのプレート電極にする。さら
に第1MOSトランジスタのドレイン領域に接続するドレイ
ン領域を有する第2MOSトランジスタをDRAMのワードトラ
ンジスタにし、この第2MOSトランジスタのゲート電極で
ワード線を形成する。続いてゲートアレイの配線工程
で、第2MOSトランジスタのソース領域に接続する配線で
ビット線を形成したものである。
スタのゲート電極下側の基板に、第1MOSトランジスタの
ソース領域とドレイン領域とに接続する不純物拡散層か
らなる電荷蓄積部を形成し、次いで第1MOSトランジスタ
のゲート電極をキャパシタのプレート電極にする。さら
に第1MOSトランジスタのドレイン領域に接続するドレイ
ン領域を有する第2MOSトランジスタをDRAMのワードトラ
ンジスタにし、この第2MOSトランジスタのゲート電極で
ワード線を形成する。続いてゲートアレイの配線工程
で、第2MOSトランジスタのソース領域に接続する配線で
ビット線を形成したものである。
またキャパシタの下部の基板に、少なくとも前記電荷
蓄積部と接合してpn接合を形成する不純物拡散層を設け
たものである。
蓄積部と接合してpn接合を形成する不純物拡散層を設け
たものである。
その製造方法としては、複数の同じ型のMOSトランジ
スタで形成した基本セルを基板に配設したゲートアレイ
を用いて、基本セルに形成した第1MOSトランジスタのゲ
ート電極下側の基板に不純物を選択的にイオン注入して
DRAMの電荷蓄積部を形成する。次いで、第1MOSトランジ
スタのドレイン領域に接続したドレイン領域を有する第
2MOSトランジスタをDRAMのワードトランジスタにし、こ
の第2MOSトランジスタのゲート電極をワード線にする。
さらに第2MOSトランジスタのソース領域に接続する配線
を形成して、DRAMのビット線を形成する。
スタで形成した基本セルを基板に配設したゲートアレイ
を用いて、基本セルに形成した第1MOSトランジスタのゲ
ート電極下側の基板に不純物を選択的にイオン注入して
DRAMの電荷蓄積部を形成する。次いで、第1MOSトランジ
スタのドレイン領域に接続したドレイン領域を有する第
2MOSトランジスタをDRAMのワードトランジスタにし、こ
の第2MOSトランジスタのゲート電極をワード線にする。
さらに第2MOSトランジスタのソース領域に接続する配線
を形成して、DRAMのビット線を形成する。
また、電荷蓄積部形成後、第1MOSトランジスタ下部の
基板に不純物をイオン注入して少なくとも電荷蓄積部と
接合してpn接合を形成する不純物拡散層を形成する。
基板に不純物をイオン注入して少なくとも電荷蓄積部と
接合してpn接合を形成する不純物拡散層を形成する。
＜作用＞ 上記構成のゲートアレイは、DRAMを搭載したことによ
り、論理回路の機能とメモリー回路の機能とを合わせ持
つので、ゲートアレイの機能が高まる。
り、論理回路の機能とメモリー回路の機能とを合わせ持
つので、ゲートアレイの機能が高まる。
また、ゲートアレイの基本セルを形成する下地工程を
変えることなく、配線工程においてイオン注入工程を追
加するだけで、DRAMを形成したことにより、TATが従来
とあまり変わらずDRAMの搭載が可能になる。
変えることなく、配線工程においてイオン注入工程を追
加するだけで、DRAMを形成したことにより、TATが従来
とあまり変わらずDRAMの搭載が可能になる。
＜実施例＞ 本発明の第１実施例を第１図に示す概略構造断面図お
よび第２図のレイアウト図により説明する。
よび第２図のレイアウト図により説明する。
図に示す如く、基板として例えばシリコン基板11を用
いて、このシリコン基板11上に素子間分離膜（LOCOS）1
2を形成し、各基本セル13の形成領域を分離する。
いて、このシリコン基板11上に素子間分離膜（LOCOS）1
2を形成し、各基本セル13の形成領域を分離する。
次いで、LDD（Lightly Doped Dorain）構造の同じ型
の第1,第2MOSトランジスタ14,15よりなる前記基本セル1
3を形成する。これらの第1,第2MOSトランジスタ14,15は
ドレイン領域16を共有する構造をなす。さらにPSGまた
はBPSGよりなる層間膜17を被覆して、ゲートアレイ10の
下地工程を終了し、マスタースライスとして配線層の回
路設計が終了するまで待機する。
の第1,第2MOSトランジスタ14,15よりなる前記基本セル1
3を形成する。これらの第1,第2MOSトランジスタ14,15は
ドレイン領域16を共有する構造をなす。さらにPSGまた
はBPSGよりなる層間膜17を被覆して、ゲートアレイ10の
下地工程を終了し、マスタースライスとして配線層の回
路設計が終了するまで待機する。
上記下地工程の形成には従来の製造方法を用いる。
次いで、上記下地工程が終了したゲートアレイ10に、
１トランジスタ,1キャパシタ形のDRAM30を搭載する。
１トランジスタ,1キャパシタ形のDRAM30を搭載する。
このDRAM30としては、第1MOSトランジスタ14のゲート
電極18の下側でシリコン基板11に電荷蓄積部31（第１図
では実線網目部，第２図では破線網目部で示す）を形成
する。この電荷蓄積部31は、例えば前記ゲート電極18を
通して、シリコン基板11中にリン（P+）等の不純物を高
エネルギーでイオン注入して、n-拡散層で形成する。ま
た第1MOSトランジスタ14のゲート酸化膜によるキャパシ
タ32のプレート電極には第1MOSトランジスタ14のゲート
電極18を用いる。さらにDRAM30のワードトランジスタに
は第2MOSトランジスタ15を用いる。次いで第2MOSトラン
ジスタ15のゲート電極19でワード線を形成する。また配
線工程で、コンタクトホール27を介して第２トランジス
タ15のソース領域20に接続する配線33を形成し、この配
線33をDRAM30のビット線とする。
電極18の下側でシリコン基板11に電荷蓄積部31（第１図
では実線網目部，第２図では破線網目部で示す）を形成
する。この電荷蓄積部31は、例えば前記ゲート電極18を
通して、シリコン基板11中にリン（P+）等の不純物を高
エネルギーでイオン注入して、n-拡散層で形成する。ま
た第1MOSトランジスタ14のゲート酸化膜によるキャパシ
タ32のプレート電極には第1MOSトランジスタ14のゲート
電極18を用いる。さらにDRAM30のワードトランジスタに
は第2MOSトランジスタ15を用いる。次いで第2MOSトラン
ジスタ15のゲート電極19でワード線を形成する。また配
線工程で、コンタクトホール27を介して第２トランジス
タ15のソース領域20に接続する配線33を形成し、この配
線33をDRAM30のビット線とする。
また、電荷蓄積部31より電源ラインを取る場合には、
例えば電荷蓄積部31に通じるコンタクトホールを層間膜
17に形成して、さらにこのコンタクトホールを介して電
荷蓄積部31に接続する電源ラインを形成すればよい。
例えば電荷蓄積部31に通じるコンタクトホールを層間膜
17に形成して、さらにこのコンタクトホールを介して電
荷蓄積部31に接続する電源ラインを形成すればよい。
次に、上記ゲートアレイ10の製造方法を第３図およ
び同および前記第１図により説明する。
び同および前記第１図により説明する。
第３図に示す如く、従来の製造方法によりシリコン
基板11上に同じ型の第1,第2MOSトランジスタ14,15を形
成する。次いで化学気相成長（CVD）装置を用いて、第
1,第2MOSトランジスタ14,15上にPSGまたはBPSGの層間膜
17を被覆する。以上の如くしてゲートアレイの下地工程
が終了する。
基板11上に同じ型の第1,第2MOSトランジスタ14,15を形
成する。次いで化学気相成長（CVD）装置を用いて、第
1,第2MOSトランジスタ14,15上にPSGまたはBPSGの層間膜
17を被覆する。以上の如くしてゲートアレイの下地工程
が終了する。
次に第３図に示すように、前記層間膜17上に、レジ
ストを塗布してイオンインプラマスク21を形成する。続
いて、ホトリソグラフィー技術により第1MOSトランジス
タ14のゲート電極18上のイオンインプラマスク21に開口
22を設ける。
ストを塗布してイオンインプラマスク21を形成する。続
いて、ホトリソグラフィー技術により第1MOSトランジス
タ14のゲート電極18上のイオンインプラマスク21に開口
22を設ける。
その後、イオン注入装置を用いて、前記ゲート電極18
およびキャパシタ32を通して、当該ゲート電極18の下側
のシリコン基板11中に不純物として、例えばリン（P+）
をイオン注入する。
およびキャパシタ32を通して、当該ゲート電極18の下側
のシリコン基板11中に不純物として、例えばリン（P+）
をイオン注入する。
その後、イオンインプラマスク21を、例えばアッシャ
ー処理によって除去する。
ー処理によって除去する。
そして第３図に示すように、イオン注入を行ったシ
リコン基板11の部分はn-拡散層の電荷蓄積部31に成る。
この電荷蓄積部31と前記キャパシタ32および電荷蓄積部
31の両側のn+拡散層24,25との接合も容量の蓄積に寄与
する。一方、前記ゲート電極18はプレート電極の働きを
なす。
リコン基板11の部分はn-拡散層の電荷蓄積部31に成る。
この電荷蓄積部31と前記キャパシタ32および電荷蓄積部
31の両側のn+拡散層24,25との接合も容量の蓄積に寄与
する。一方、前記ゲート電極18はプレート電極の働きを
なす。
次いでホトリソグラフィー技術によって、層間膜17上
にレジストを塗布してエッチングマスク26を形成し、そ
の後エッチング技術によって、第2MOSトランジスタ15の
ソース領域20上の層間膜17にコンタクトホール27を形成
する。
にレジストを塗布してエッチングマスク26を形成し、そ
の後エッチング技術によって、第2MOSトランジスタ15の
ソース領域20上の層間膜17にコンタクトホール27を形成
する。
続いて前記エッチングマスク26を従来のレジスト除去
技術によって除去する。
技術によって除去する。
その後、前記第１図に示す如く、スパッタ装置を用い
て、このコンタクトホール27の内部を含む当該層間膜17
上にアルミニウム系金属で形成した配線層を被覆する。
続いてホトリソグラフィー技術とエッチング技術とによ
り、前記配線層でソース領域20に接続する配線32を形成
する。この配線32はDRAM30のビット線になる。
て、このコンタクトホール27の内部を含む当該層間膜17
上にアルミニウム系金属で形成した配線層を被覆する。
続いてホトリソグラフィー技術とエッチング技術とによ
り、前記配線層でソース領域20に接続する配線32を形成
する。この配線32はDRAM30のビット線になる。
また前記第2MOSトランジスタ15のゲート電極19はワー
ド線の働きをなす。
ド線の働きをなす。
以上の如くして、１キャパシタ,1トランジスタ形のDR
AM30をゲートアレイ10に形成する。
AM30をゲートアレイ10に形成する。
次に、第２実施例を第４図に示す概略構造断面図によ
り説明する。
り説明する。
図に示す構造のゲートアレイ40は、前記第１図により
説明したゲートアレイ10において、少なくとも電荷蓄積
部31を含む第1MOSトランジスタ14の下部のシリコン基板
11中に、電荷蓄積部31とpn接合を成す不純物拡散層41を
形成して接合容量を大きくした、いわゆるHi−Ｃ構造の
DRAMを形成したものである。このゲートアレイ40におけ
る配線は、層間膜17に形成したコンタクトホール27を介
して、第2MOSトランジスタ15のソース領域20に接続する
アルミニウム系金属製の配線32で行う。
説明したゲートアレイ10において、少なくとも電荷蓄積
部31を含む第1MOSトランジスタ14の下部のシリコン基板
11中に、電荷蓄積部31とpn接合を成す不純物拡散層41を
形成して接合容量を大きくした、いわゆるHi−Ｃ構造の
DRAMを形成したものである。このゲートアレイ40におけ
る配線は、層間膜17に形成したコンタクトホール27を介
して、第2MOSトランジスタ15のソース領域20に接続する
アルミニウム系金属製の配線32で行う。
以上の如く構成したゲートアレイ40では、DRAMのキャ
リアの蓄積能力が増大する。
リアの蓄積能力が増大する。
次に、上記ゲートアレイ41の製造方法を第５図および
前記第４図により説明する。
前記第４図により説明する。
このゲートアレイ40を形成するには、前記第３図に
より説明した工程が終了した後、イオンインプラマスク
21（第３図参照）を例えばアッシャー処理によって除
去する。
より説明した工程が終了した後、イオンインプラマスク
21（第３図参照）を例えばアッシャー処理によって除
去する。
そして第５図に示す如く、層間膜17上にレジストを塗
布して、イオンインプラマスク43を形成する。続いて、
ホトリソグラフィー技術により、第1MOSトランジスタ14
上のイオンインプラマスク43に開口44を設ける。
布して、イオンインプラマスク43を形成する。続いて、
ホトリソグラフィー技術により、第1MOSトランジスタ14
上のイオンインプラマスク43に開口44を設ける。
その後、イオン注入装置を用いて、第1MOSトランジス
タ14と電荷蓄積部31とを通して、少なくとも電荷蓄積部
31を含む第1MOSトランジスタ14の下部のシリコン基板11
中に不純物として、例えばほう素（B+）を高エネルギー
でイオン注入する。
タ14と電荷蓄積部31とを通して、少なくとも電荷蓄積部
31を含む第1MOSトランジスタ14の下部のシリコン基板11
中に不純物として、例えばほう素（B+）を高エネルギー
でイオン注入する。
次いで、イオンインプラマスク43を、例えばアッシャ
ー処理によって除去する。
ー処理によって除去する。
そして第４図に示すように、イオン注入を行ったシリ
コン基板11の部分はP-拡散層よりなる不純物拡散層41に
なる。この不純物拡散層41は、第1MOSトランジスタ14の
ソース領域28,ドレイン領域16および電荷蓄積部31のそ
れぞれを形成するｎ形拡散層とpn接合を形成する。
コン基板11の部分はP-拡散層よりなる不純物拡散層41に
なる。この不純物拡散層41は、第1MOSトランジスタ14の
ソース領域28,ドレイン領域16および電荷蓄積部31のそ
れぞれを形成するｎ形拡散層とpn接合を形成する。
また電荷蓄積部31と前記キャパシタ32および電荷蓄積
部31の両側のn+拡散層24,25との接合も容量の蓄積に寄
与する。
部31の両側のn+拡散層24,25との接合も容量の蓄積に寄
与する。
この結果、大きな接合容量を得ることができるので、
キャリアの蓄積能力が一段と拡大でき、DRAMが安定した
書き込みおよび読み出し動作を行うのにより効果的であ
る。
キャリアの蓄積能力が一段と拡大でき、DRAMが安定した
書き込みおよび読み出し動作を行うのにより効果的であ
る。
一方、前記ゲート電極18はプレート電極の働きをな
す。
す。
その後、ホトリソグラフィー技術とエッチング技術と
によって、層間膜17にコンタクトホール27を形成する。
そしてスパッタ装置を用いて、アルミニウム系金属膜を
層間膜17上に被覆し、次いでホトリソグラフィー技術と
エッチング技術とにより、コンタクトホール27を介し
て、第2MOSトランジスタ15のソース領域20に接続する配
線32を前記アルミニウム系金属膜で形成する。
によって、層間膜17にコンタクトホール27を形成する。
そしてスパッタ装置を用いて、アルミニウム系金属膜を
層間膜17上に被覆し、次いでホトリソグラフィー技術と
エッチング技術とにより、コンタクトホール27を介し
て、第2MOSトランジスタ15のソース領域20に接続する配
線32を前記アルミニウム系金属膜で形成する。
以上の如くして、いわゆるHi−Ｃ構造のDRAMを形成し
たゲートアレイ40が完成する。
たゲートアレイ40が完成する。
＜発明の効果＞ 以上、説明したように本発明のゲートアレイは、複数
の同じ型のMOSトランジスタで形成した基本セルを基板
に配設したゲートアレイにDRAMを形成したので、ゲート
アレイの集積度を変えることなく、メモリー容量の拡大
ができる。またゲートアレイに論理回路の機能とメモリ
ー回路の機能とが備わり、用途の拡大が図れる。さらに
DRAMをHi−Ｃ構造で形成した場合には、キャリアの蓄積
能力がさらに拡大でき、安定した書き込みおよび読み出
し動作ができる。
の同じ型のMOSトランジスタで形成した基本セルを基板
に配設したゲートアレイにDRAMを形成したので、ゲート
アレイの集積度を変えることなく、メモリー容量の拡大
ができる。またゲートアレイに論理回路の機能とメモリ
ー回路の機能とが備わり、用途の拡大が図れる。さらに
DRAMをHi−Ｃ構造で形成した場合には、キャリアの蓄積
能力がさらに拡大でき、安定した書き込みおよび読み出
し動作ができる。
その製造工程は、従来の配線工程にイオン注入工程を
付加するだけなので、TATが従来とあまり変わらずDRAM
が容易に形成できる。
付加するだけなので、TATが従来とあまり変わらずDRAM
が容易に形成できる。
第１図は、第１実施例の概略構造断面図、 第２図は、第１実施例のレイアウト図、 第３図ないし同は、第１実施例の製造工程図、 第４図は、第２実施例の概略構造断面図、 第５図は、第２実施例の製造工程図である。 10,40……ゲートアレイ、11……シリコン基板、13……
基本セル、14……第1MOSトランジスタ、15……第2MOSト
ランジスタ、16……ドレイン領域、17……層間膜、18,1
9……ゲート電極、20,28……ソース領域、30……DRAM、
31……電荷蓄積部、32……キャパシタ、33……配線、41
……不純物拡散層
基本セル、14……第1MOSトランジスタ、15……第2MOSト
ランジスタ、16……ドレイン領域、17……層間膜、18,1
9……ゲート電極、20,28……ソース領域、30……DRAM、
31……電荷蓄積部、32……キャパシタ、33……配線、41
……不純物拡散層
Claims (4)
- 【請求項１】複数の同じ型のMOSトランジスタで形成し
た基本セルを基板に配設したゲートアレイにおいて、 第1MOSトランジスタのゲート酸化膜によるキャパシタ
と、 前記第1MOSトランジスタのソース領域およびドレイン領
域に接続して、ゲート電極下側の基板に形成した不純物
拡散層からなる電荷蓄積部と、 前記ゲート電極で形成した前記キャパシタのプレート電
極と、 前記第1MOSトランジスタのドレイン領域に接続したドレ
イン領域を有する第2MOSトランジスタと、 前記第2MOSトランジスタのゲート電極で形成したワード
線と、 前記第2MOSトランジスタのソース領域に接続する配線で
形成したビット線と、 により構成したDRAMを搭載したことを特徴とするゲート
アレイ。 - 【請求項２】前記請求項１記載のゲートアレイであっ
て、 前記キャパシタの下部の基板に、少なくとも前記電荷蓄
積部と接合してpn接合を形成する不純物拡散層を設けた
ことを特徴とするゲートアレイ。 - 【請求項３】複数の同じ型のMOSトランジスタで形成し
た基本セルを基板に配設したゲートアレイを用いて、前
記基本セルに形成した第1MOSトランジスタのゲート電極
下側の前記基板に不純物を選択的にイオン注入してDRAM
の電荷蓄積部を形成する工程と、 前記第1MOSトランジスタのドレイン領域に接続したドレ
イン領域を有する第2MOSトランジスタをDRAMのワードト
ランジスタにして、前記第2MOSトランジスタのゲート電
極をワード線にし、前記第2MOSトランジスタのソース領
域に配線を接続してDRAMのビット線を形成する工程とに
よりなることを特徴とするゲートアレイの製造方法。 - 【請求項４】前記請求項３記載のゲートアレイの製造方
法であって、 前記電荷蓄積部形成後、前記第1MOSトランジスタ下部の
前記基板に不純物をイオン注入して少なくとも前記電荷
蓄積部と接合してpn接合を形成する不純物拡散層を形成
する工程を設けたことを特徴とするゲートアレイの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277055A JP3024195B2 (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277055A JP3024195B2 (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04151869A JPH04151869A (ja) | 1992-05-25 |
| JP3024195B2 true JP3024195B2 (ja) | 2000-03-21 |
Family
ID=17578158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277055A Expired - Fee Related JP3024195B2 (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024195B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380273B1 (ko) * | 2001-04-24 | 2003-04-18 | 주식회사 하이닉스반도체 | 복합 반도체 소자의 제조방법 |
| KR100985581B1 (ko) * | 2003-04-30 | 2010-10-06 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
-
1990
- 1990-10-15 JP JP2277055A patent/JP3024195B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04151869A (ja) | 1992-05-25 |
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