JPH06302778A

JPH06302778A - 半導体装置とその製造方法

Info

Publication number: JPH06302778A
Application number: JP5088306A
Authority: JP
Inventors: Ichiro Nakao; 一郎中尾; Yohei Ichikawa; 洋平市川; Yuichi Hirofuji; 裕一広藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-04-15
Filing date: 1993-04-15
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】ＤＲＡＭの製造コスト低減を可能にする半導
体装置とその製造方法を提供する。【構成】プレーナーＤＲＡＭにおいて、メモリセル部
のキャパシタ膜が第１酸化膜３とナイトライド膜４と第
２の酸化膜６とより構成され、メモリセル部のトランジ
スタと周辺回路部のキャパシタ膜が上記第２の酸化膜６
より形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＲＡＭの製造コスト低
減に関するものである。

【０００２】

【従来の技術】従来、半導体メモリの中で最も高集積化
に適したメモリとして、ＤＲＡＭの開発が古くから行わ
れてきた。ＤＲＡＭのメモリセルはは大きく分けて３つ
の構造に分類される。第１番目はプレーナーＤＲＡＭ、
第２番目はトレンチＤＲＡＭ，第３番目はスタックＤＲ
ＡＭである。トレンチＤＲＡＭ、スタックＤＲＡＭはプ
レーナーＤＲＡＭを高集積化するためにキャパシタ形成
領域の占有面積を小さくする構造として提案されたもの
である。

【０００３】図３にプレーナーＤＲＡＭ、図５にトレン
チＤＲＡＭの断面構造の例を示す。図４にプレーナーＤ
ＲＡＭの製造工程を説明する工程断面図を示す。また、
プレーナーＤＲＡＭを工程簡略化してコストを低減する
ために、通常はトランジスタのゲート電極とキャパシタ
のプレート電極を異なる電極層で形成していたものを同
一の電極層で形成する、１層ポリシリコンプレーナＤＲ
ＡＭ構造が提案されている。これを図６に示す。

【０００４】図３のプレーナーＤＲＡＭにおいて、１は
シリコン基板、２は容量層、３はキャパシタ膜の下層酸
化膜（第１の酸化膜）、４はナイトライド膜（窒化
膜）、６は熱酸化膜（第２の酸化膜）、７ゲートポリシ
リコン電極、１６はゲート酸化膜、１７はプレートポリ
シリコン電極である。ここでは、キャパシタ酸化膜は
酸化膜（第１の酸化膜）／窒化膜／酸化膜（第２の酸化
膜）の３層で構成している例を示している。プレーナー
ＤＲＡＭが提案された当初はキャパシタ酸化膜を単層
の熱酸化膜で形成していたが、近年、プレーナーＤＲＡ
Ｍでもできるだけ高集積化をはかるために、３層で構成
するプレーナーＤＲＡＭが出始めている。その理由は、
キャパシタ膜には非常に薄い膜が要求されるが、薄くす
ると酸化膜のピンホール等の酸化膜不良の原因となるの
で酸化膜単層では、薄膜化には限界がある。現状では熱
酸化膜で１０ｎｍ程度が限界である。これに対して、３
層膜にした場合は、仮に、窒化膜にピンホールがあって
も窒化膜表面の熱酸化によってピンホールがつぶされる
ので酸化膜単層よりも薄膜化ができる。現状では５ｎｍ
程度まで薄膜化されている。

【０００５】図４でプレーナーＤＲＡＭの製造工程を説
明しているが、ここで判るように、キャパシタ酸化膜と
ゲート酸化膜の要求仕様が異なるため別々に形成する必
要がある場合、その上のプレート電極とゲート電極も、
それぞれプレート電極はキャパシタ酸化膜形成後すぐ
に、ゲート電極はゲート酸化膜形成後すぐに形成する必
要がある。つまり、プレート電極とゲート電極は別々に
形成する必要がある。その理由を以下に説明する。例え
ば、先に、ゲート領域のゲート酸化膜を形成し、その上
にゲートのポリシリコン電極を形成することなしにキャ
パシタ膜の酸化を行なうと、ゲート酸化膜も再度酸化さ
れてしまい所定のゲート酸化膜厚を維持できない。した
がって、プレート電極、ゲート電極は仮に同じ種類の膜
（ポリシリコン）であっても、別々に形成しなければな
らない。したがって、図４に示すように、キャパシタ絶
縁膜とプレート電極形成後、ゲート酸化膜とゲート電極
形成するというように、酸化膜形成工程とポリシリコン
電極形成工程をそれぞれ２回行うとなる。

【０００６】図５のトレンチＤＲＡＭにおいて、１はシ
リコン基板、２は容量層、３は下層酸化膜、４はナイト
ライド膜、６は熱酸化膜（第２の酸化膜）、７はゲート
ポリシリコン電極、１６はプレートポリシリコン電極で
ある。１７はゲート電極である。ここでも、キャパシタ
酸化膜は酸化膜／窒化膜／酸化膜の３層で構成している
例を示している。この場合もプレーナーＤＲＡＭと同じ
ように、プレート電極とゲート電極は別々に形成する必
要がある。

【０００７】図６の１層ポリシリコンＤＲＡＭにおい
て、１はシリコン基板、２は容量層、６はゲート酸化膜
とキャパシタ酸化膜、７はゲートポリシリコン電極とプ
レートポリシリコン電極である。この例では、ゲート酸
化膜とキャパシタ酸化膜は同一酸化膜層であり、ゲート
ポリシリコン電極とプレートポリシリコン電極は同一電
極層である。

【０００８】この場合、メモリセルキャパシタ絶縁膜と
メモリセルトランジスタと周辺回路トランジスタのゲー
ト酸化膜は同一工程で形成し、さらに、その上のポリシ
リコン電極も同一工程で形成するという構成がとられて
いる。このように、各層を共通層で形成するために、工
程の簡略化ができ、図３の通常のプレーナーＤＲＡＭに
比べて、約２０％の工程削減ができる。しかしながら、
トランジスタ部のゲート酸化膜はトランジスタの特性上
極端な薄膜化はできない。また、メモリセル部のキャパ
シタ膜はキャパシタ容量をできるだけ大きくするため
に、本来ゲート酸化膜より薄膜化が要求されている（例
えば、ゲート酸化膜の要求値は１５ｎｍ、キャパシタ酸
化膜の要求値は５ｎｍ）。この構造では、キャパシタ膜
とゲート酸化膜は同一膜で形成する必要があるため、ト
ランジスタの要求膜厚に合わせてキャパシタ膜厚を決め
る必要がある。したがって、ゲート酸化膜を１５ｎｍと
した場合キャパシタ膜も１５ｎｍとなり、キャパシタ絶
縁膜が非常に厚いのでメモリセルに必要なキャパシタ容
量を得るためには、キャパシタ面積が大きく、高集積化
に適さなくなる。

【０００９】次に、キャパシタ膜の膜厚による、必要な
キャパシタ容量を得るためのキャパシタ面積算出例（数
１）を示す。

【００１０】

【数１】

【００１１】通常メモリセル容量は３０ｆＦ必要である
ので、（数１）よりキャパシタ膜厚とキャパシタ面積の
関係を求めると（数２）となる。したがって、（表１）
の関係となる。

【００１２】

【数２】

【００１３】

【表１】

【００１４】このように、トランジスタの要求膜厚に合
わせて１５ｎｍのキャパシタ膜を採用した場合、キャパ
シタ面積は１３μｍ²となり高集積化は望めない。例え
ば、汎用の１６ＭＤＲＡＭのメモリセル面積は４μｍ²
で、キャパシタのみで従来の１層ポリシリコンプレーナ
ーＤＲＡＭでキャパシタ面積１３μｍ²というのは非常
に大きく、たとえ、工程数が２０％削減できても、集積
度の要求されるデバイスには適用できなかった。

【００１５】

【発明が解決しようとする課題】先に従来の技術で示し
たように、通常のプレーナーＤＲＡＭやトレンチＤＲＡ
Ｍでは、キャパシタ絶縁膜の膜厚を薄くし、ゲート部の
ゲート酸化膜膜厚をそれより厚くするために、キャパシ
タ絶縁膜およびキャパシタ絶縁膜の上のプレート電極層
と、ゲート酸化膜およびゲート電極層を別々に形成する
必要があった。このため、工程数は通常のＣＭＯＳプロ
セスに比べ、プレーナーＤＲＡＭで２０％、スタックＤ
ＲＡＭ、トレンチＤＲＡＭで５０％多くなる問題があっ
た。

【００１６】また、プレーナーＤＲＡＭではこの対策と
して、１層ポリシリコンプレーナーＤＲＡＭが提案され
ているが、この場合、キャパシタ酸化膜とゲート酸化
膜、および、プレート電極とゲート電極を同時に形成す
るため、キャパシタ膜とゲート酸化膜を同一膜厚にする
必要が生じ、キャパシタ面積の増大を招き、高集積化に
不利となる問題だあった。

【００１７】上記の課題として示した工程数と高集積化
は最近非常に重要視されている製造コストの低減にとっ
て最も重要な項目である。工程数が減れば減った分の製
造工程コストがそのまま低減できる。また高集積化によ
り、チップ面積が減れば１シリコンスライス当りのチッ
プ取れ数が増えるので、チップ当りの製造コストを低減
できる。また、チップ面積が減れば、１チップ内の欠陥
個数も減るので歩留りも向上しコスト低減効果がある。

【００１８】本発明は、上記問題点に鑑み、プレーナー
型、トレンチ型等のＤＲＡＭに対し、工程数を低減し、
かつ高集積化を図ることにより、製造コスト低減を実現
する半導体装置とその製造方法を提供するものである。

【００１９】

【課題を解決するための手段】上記問題点を解決するた
め、本発明の請求項１、請求項３に示す半導体装置は、
プレーナー型、トレンチ型等の各構造のＤＲＡＭにおい
て、メモリセル部のキャパシタ膜が第１酸化膜とナイト
ライド膜と第２の酸化膜とより構成され、メモリセル部
のトランジスタと周辺回路部のキャパシタ膜が上記第２
の酸化膜より形成されている。請求項２、請求項４の発
明は上記の半導体装置の製造方法を提案したものであ
る。

【００２０】請求項１の発明は、プレーナーＤＲＡＭに
おいて、メモリセルキャパシタ絶縁膜が第１酸化膜とナ
イトライド膜と第２の酸化膜より構成し、メモリセルト
ランジスタと周辺回路トランジスタのゲート酸化膜が上
記第２酸化膜より形成し、上記メモリセルキャパシタ絶
縁膜上のプレート電極とセルトランジスタと周辺回路ト
ランジスタのゲート酸化膜上のゲート電極が同一の電極
層で形成している半導体装置に関するものである。

【００２１】請求項２の発明は、上記請求項１の発明の
半導体装置の製造方法に関するものである。

【００２２】請求項３の発明は、トレンチＤＲＡＭにお
いて、メモリセル部のトレンチ内のキャパシタ絶縁膜が
第１酸化膜とナイトライド膜と第２の酸化膜とより構成
され、メモリセルトランジスタと周辺回路トランジスタ
のゲート酸化膜が上記第２酸化膜より形成され、上記メ
モリセルキャパシタ絶縁膜上のプレート電極とセルトラ
ンジスタと周辺回路トランジスタのゲート酸化膜上のゲ
ート電極が同一の電極層で形成されている半導体装置に
関するものである。

【００２３】請求項４の発明は、上記請求項３の発明の
半導体装置の製造方法に関するものである。

【００２４】請求項５の発明は、請求項１、請求項２の
発明のプレーナーＤＲＡＭにおいて、犠牲酸化を行な
い、ゲート酸化膜の酸化膜耐圧、信頼性を向上させる改
良を行った製造方法に関するものである。

【００２５】請求項６の発明は、請求項３、請求項４の
発明のプレーナーＤＲＡＭにおいて、犠牲酸化を行な
い、ゲート酸化膜の酸化膜耐圧、信頼性を向上させる改
良を行った製造方法に関するものである。

【００２６】

【作用】以上の構成により、キャパシタ絶縁膜である酸
化膜／窒化膜／酸化膜の最上層の酸化膜（第２の酸化
膜）とトランジスタのゲート酸化膜を同一層で形成して
いるためにその製造工程が短縮できる。さらに、最上層
の第２酸化膜が同一層で形成されているために、続けて
キャパシタ絶縁膜上のプレート電極とゲート電極も同時
に同一層で形成できるため、ここでも、製造工程が短縮
できる。

【００２７】本発明では、キャパシタ絶縁膜に用いる酸
化膜／窒化膜／酸化膜のうち、窒化膜の上層の酸化膜
（第２の酸化膜）をトランジスタのゲート酸化膜と共有
している。この時、この方法が使える理由は、窒化膜上
の熱酸化膜の膜成長速度は、シリコン上の熱酸化膜の膜
成長速度より、はるかに遅いことを利用して、窒化膜上
の膜厚（すなわち、キャパシタ膜の上層酸化膜厚）シリ
コン上の膜厚（すなわち、ゲート酸化膜厚）とを、どち
らのスペックをも満足するように形成できる。

【００２８】

【実施例】

（実施例１）以下、本発明の第一の実施例の１層ポリシ
リコン構造プレーナーＤＲＡＭとその製造方法につい
て、図面を参照しながら説明する。

【００２９】図１は本発明の第１の実施例として、１層
ポリシリコン構造のプレーナーＤＲＡＭの断面構造を示
すものである。第２図はその製造方法を説明する工程断
面図である。

【００３０】まず図１ａでは、Ｐ型シリコン基板１に通
常の工程で素子分離領域（付図示）を形成した後、容量
層２を加速エネルギー１００ＫｅＶ、ドーズ量５.０Ｅ
１４ｃｍ−２のＡｓイオン注入により形成する。その
後、キャパシタ膜を形成形成するために、まず、窒化膜
形成用のＣＶＤ炉において、１ｎｍ程度の薄い自然酸化
膜３を形成する。続いて、窒化膜４を５ｎｍ堆積する。

【００３１】従来の製造方法では、この後、続けて第２
酸化膜６を形成するのであるが、図１ｂでは、窒化膜形
成後、キャパシタ形成領域以外の部分の自然酸化膜３と
窒化膜４を通常のリソグラフィ法を用いて、選択的に除
去することにより、シリコン基板層を露出させる。

【００３２】その後図１ｃでは、９００℃、１０分の熱
酸化により、キャパシタ領域の窒化膜上と露出されたシ
リコン基板上に熱酸化膜（第２の酸化膜）６を形成す
る。ただし、この熱酸化においては、シリコン基板上に
は、１５ｎｍのゲート酸化膜が形成されるが、キャパシ
タ領域の窒化膜上には窒化膜の一部を酸化して２ｎｍ程
度の酸化膜しか形成されない。したがって、キャパシタ
領域には、実効的には５ｎｍ相当の薄いキャパシタ膜が
形成される。

【００３３】この後図１ｄ,ｅでは、ポリシリコン膜を
堆積して、さらにリン拡散を行なった後、このポリシリ
コン７をパターンニング加工し、トランジスタ部にはゲ
ート電極を、キャパシタ部にはプレート電極を形成す
る。

【００３４】この後図１ｆでは、ＬＤＤ構造トランジス
タを形成するために、ＬＤＤ拡散用のイオン注入を行な
い、ＬＤＤ拡散層１０を形成する。さらに、ＣＶＤ酸化
膜形成後、ドライエッチングにより、トランジスタのゲ
ート側壁にサイドウォールを形成する手法により、ＬＤ
Ｄサイドウォール９を形成する。その後、ソース・ドレ
イン８を形成する。その後、層間膜形成、ビット線形成
を行った後、通常の配線形成等を行う。

【００３５】これにより、１つの酸化膜と１つのポリシ
リコン層をキャパシタとゲートで共有化する事ができ、
工程数としては図５に示した従来例より約１０％の削減
ができる。また、従来の１層ポリシリコンプレーナーＤ
ＲＡＭに比べて、キャパシタ膜厚を１５ｎｍから５ｎｍ
に薄くできるので、キャパシタ面積は13.0μｍ²から4.3
μｍ²というように３分の１に低減でき、高集積化が可
能となる。高集積化と工程数低減の効果で大きなコスト
ダウンが期待できる。

【００３６】（実施例２）以下、本発明の第２の実施例
としてプレート電極とゲート電極を共有化したトレンチ
ＤＲＡＭとその製造方法について、図面を参照して説明
する。

【００３７】図７は本発明の第２の実施例として、プレ
ート電極とゲート電極を共有化したトレンチＤＲＡＭ半
導体装置の断面構造を示すものである。図８はその製造
方法を説明する工程断面図である。

【００３８】まず図８ａでは、Ｐ型シリコン基板１に通
常の工程で素子分離領域（不図示）を形成した後、キャ
パシタ形成領域にトレンチを形成し、さらに、容量層２
を加速エネルギー１００ＫｅＶ、ドーズ量５．０Ｅ１４
ｃｍ−２のＡｓイオン注入により形成する。

【００３９】その後図８ｂでは、キャパシタ絶縁膜の形
成であるが、まず、窒化膜形成用のＣＶＤ炉において、
１ｎｍ程度の薄い自然酸化膜３を形成する。続いて、窒
化膜４を５ｎｍ堆積する。

【００４０】従来の製造方法では、この後、続けて第２
酸化膜６を形成するのであるが、図８ｃでは、窒化膜形
成後、トレンチキャパシタ形成領域以外の部分の下地酸
化膜３と窒化膜４を通常のリソグラフィ法により選択的
に除去することにより、シリコン基板層を露出させる。

【００４１】その後図８ｄでは、９００℃、１０分の熱
酸化により、トレンチキャパシタ領域の窒化膜上と露出
されたシリコン基板上に熱酸化膜（第２の酸化膜）６を
形成する。ただし、この熱酸化においては、シリコン基
板上には、１５ｎｍのゲート酸化膜が形成されるが、ト
レンチキャパシタ領域の窒化膜上には窒化膜の一部を酸
化して２ｎｍ程度の酸化膜しか形成されない。したがっ
て、キャパシタ領域には、実効的には５ｎｍ相当の薄い
キャパシタ膜が形成される。

【００４２】この後図８ｅでは、ポリシリコン膜７を堆
積して、さらにリン拡散を行なった後、このポリシリコ
ン７をパターンニングにより加工し、トランジスタ部に
はゲート電極を、キャパシタ部にはプレート電極を形成
する。この後、通常のトランジスタ形成工程により、Ｌ
ＤＤ形成、ソース・ドレイン８形成、層間膜形成、ビッ
ト線形成、配線形成等を行う。

【００４３】これにより、１つの酸化膜と１つのポリシ
リコン層をキャパシタとゲートで共有化する事ができ、
工程数としては図５に示した従来例より約１０％の削減
ができる。また、この場合は、第１の実施例の場合より
も、トレンチ側壁の分だけキャパシタ面積を稼げるの
で、さらに高集積化に適している。高集積化と工程数低
減の効果で大きなコストダウンが期待できる。

【００４４】（実施例３）以下、本発明の第３の実施例
の１層ポリシリコン構造プレーナーＤＲＡＭとその製造
方法について、第１の実施例よりもさらに、ゲート酸化
膜の信頼性を向上させた製造方法に関して、図面を参照
しながら説明する。

【００４５】図９は本発明の第３の実施例として、１層
ポリシリコン構造のプレーナーＤＲＡＭの製造方法を説
明する工程断面図である。

【００４６】まず図９ａでは、Ｐ型シリコン基板１に通
常の工程で素子分離領域（不図示）を形成した後、容量
層２を加速エネルギー１００ＫｅＶ、ドーズ量５．０Ｅ
１４ｃｍ−２のＡｓイオン注入により形成する。その
後、キャパシタ膜を形成形成するために、まず、窒化膜
形成用のＣＶＤ炉において、１ｎｍ程度の薄い自然酸化
膜３を形成する。続いて、窒化膜４を５ｎｍ堆積する。

【００４７】従来の製造方法では、この後、続けて第２
酸化膜６を形成するのであるが、図９ｂでは、窒化膜形
成後、キャパシタ形成領域以外の部分の自然酸化膜３と
窒化膜４を通常のリソグラフィ法を用いて、選択的に除
去することにより、シリコン基板層を露出させる。この
時、除去する方法としては、通常ドライエッチング法が
使われる。

【００４８】その後図９ｃでは、９００℃、１５分の熱
酸化により、キャパシタ領域の窒化膜上と露出されたシ
リコン基板上に熱酸化膜（犠牲酸化膜）を形成する。た
だし、この熱酸化においては、シリコン基板上には、２
０ｎｍのゲート酸化膜が形成されるが、キャパシタ領域
の窒化膜上には窒化膜の一部を酸化して３ｎｍ程度の酸
化膜しか形成されない。

【００４９】その後図９ｄでは、酸化膜のエッチング液
により、先の酸化により酸化した酸化膜を除去する。こ
れにより、ドライエッチング時に発生したダメージ層
が、犠牲酸化膜の除去とともに除去される。

【００５０】その後図９ｅでは、９００℃、１０分の熱
酸化により、キャパシタ領域の窒化膜上と露出されたシ
リコン基板上に熱酸化膜（第２の酸化膜）６を形成す
る。ただし、この熱酸化においては、シリコン基板上に
は、１５ｎｍのゲート酸化膜が形成されるが、キャパシ
タ領域の窒化膜上には窒化膜の一部を酸化して２ｎｍ程
度の酸化膜しか形成されない。したがって、キャパシタ
領域には、実効的には５ｎｍ相当の薄いキャパシタ膜が
形成される。

【００５１】この後図９ｆでは、ポリシリコン膜を堆積
して、さらにリン拡散を行なった後、このポリシリコン
７をパターンニング加工し、トランジスタ部にはゲート
電極を、キャパシタ部にはプレート電極を形成する。こ
の後図９ｇでは、通常のトランジスタ形成工程により、
ＬＤＤ形成、ソース・ドレイン８形成、層間膜形成、ビ
ット線形成、配線形成等を行う。

【００５２】これにより、１つの酸化膜と１つのポリシ
リコン層をキャパシタとゲートで共有化する事ができ、
工程数としては図５に示した従来例より約５％の削減が
できる。また、従来の１層ポリシリコンプレーナーＤＲ
ＡＭに比べて、キャパシタ膜厚を１５ｎｍから５ｎｍに
薄くできるので、キャパシタ面積は13.0μｍ²から4.3μ
ｍ²というように３分の１に低減でき、高集積化が可能
となる。

【００５３】更に第１の実施例に比べれば、工程数は１
工程増えるが、従来の方法よりは５％の工程数低減がで
きる。高集積化と工程数低減の効果で大きなコストダウ
ンが期待できる。しかも、ゲート酸化膜形成領域には犠
牲酸化が行われるので、ゲート酸化膜の耐圧や信頼性は
向上する。

【００５４】（実施例４）以下、本発明の第４の実施例
としてプレート電極とゲート電極を共有化したトレンチ
ＤＲＡＭとその製造方法について、第２の実施例よりも
さらに、ゲート酸化膜の信頼性を向上させた製造方法に
関して、図面を参照して説明する。

【００５５】図１０は本発明の第４の実施例として、プ
レート電極とゲート電極を共有化したトレンチＤＲＡＭ
半導体装置の製造方法を説明する工程断面図である。

【００５６】まず図１０ａでは、Ｐ型シリコン基板１に
通常の工程で素子分離領域（不図示）を形成した後、キ
ャパシタ形成領域にトレンチを形成し、さらに、容量層
２を加速エネルギー１００ＫｅＶ、ドーズ量５．０Ｅ１
４ｃｍ−２のＡｓイオン注入により形成する。

【００５７】その後図１０ｂでは、キャパシタ絶縁膜の
形成であるが、まず、窒化膜形成用のＣＶＤ炉におい
て、１ｎｍ程度の薄い自然酸化膜３を形成する。続い
て、窒化膜４を５ｎｍ堆積する。従来の製造方法では、
この後、続けて第２酸化膜６を形成するのであるが、本
発明では窒化膜形成後、トレンチキャパシタ形成領域以
外の部分の下地酸化膜３と窒化膜４を通常のリソグラフ
ィ法により選択的に除去することにより、シリコン基板
層を露出させる。この時、除去する方法としては、通常
ドライエッチング法が使われる。

【００５８】その後図１０ｃでは、９００℃、１５分の
熱酸化により、キャパシタ領域の窒化膜上と露出された
シリコン基板上に熱酸化膜（犠牲酸化膜）を形成する。
ただし、この熱酸化においては、シリコン基板上には、
２０ｎｍのゲート酸化膜が形成されるが、キャパシタ領
域の窒化膜上には窒化膜の一部を酸化して３ｎｍ程度の
酸化膜しか形成されない。

【００５９】その後図１０ｄでは、酸化膜のエッチング
液により、先の酸化により酸化した酸化膜を除去する。
これにより、ドライエッチング時に発生したダメージ層
が、犠牲酸化膜の除去とともに除去される。

【００６０】その後図１０ｅでは、９００℃、１０分の
熱酸化により、トレンチキャパシタ領域の窒化膜上と露
出されたシリコン基板上に熱酸化膜（第２の酸化膜）６
を形成する。ただし、この熱酸化においては、シリコン
基板上には、１５ｎｍのゲート酸化膜が形成されるが、
トレンチキャパシタ領域の窒化膜上には窒化膜の一部を
酸化して２ｎｍ程度の酸化膜しか形成されない。したが
って、キャパシタ領域には、実効的には５ｎｍ相当の薄
いキャパシタ膜が形成される。

【００６１】この後図１０ｆでは、ポリシリコン膜７を
堆積して、さらにリン拡散を行なった後、このポリシリ
コン７をパターンニングにより加工し、トランジスタ部
にはゲート電極を、キャパシタ部にはプレート電極を形
成する。この後、通常のトランジスタ形成工程により、
ＬＤＤ形成、ソース・ドレイン８形成、層間膜形成、ビ
ット線形成、配線形成等を行う。

【００６２】これにより、１つの酸化膜と１つのポリシ
リコン層をキャパシタとゲートで共有化する事ができ、
工程数としては第５図に示した従来例より約１０％の削
減ができる。また、この場合は、第１の実施例の場合よ
りも、トレンチ側壁の分だけキャパシタ面積を稼げるの
で、さらに高集積化に適している。第２の実施例に比べ
れば、工程数は１工程増えるが、従来の方法よりは５％
の工程数低減ができる。高集積化と工程数低減の効果で
大きなコストダウンが期待できる。しかも、ゲート酸化
膜形成領域には犠牲酸化が行われるので、ゲート酸化膜
の耐圧や信頼性は向上する。

【００６３】

【発明の効果】以上のように本発明の半導体装置（ＤＲ
ＡＭ）はキャパシタ絶縁膜である酸化膜／窒化膜／酸化
膜の最上層の酸化膜（第２の酸化膜）とトランジスタの
ゲート酸化膜を同一層で形成しているためにその製造工
程が簡略化できる。さらに、最上層の第２酸化膜が同一
層で形成されているために、続けてキャパシタ膜上のプ
レート電極とゲート電極も同時に同一層で形成できるた
め、ここでも、製造工程が簡略化できる。これにより、
約１０％の工程削減が可能となり、集積化によりセル面
積が５０％縮小できる。高集積化と工程数低減の効果で
大きなコストダウンが期待できる。本発明により、安価
な大容量メモリを製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の断
面構造図

【図２】同実施例における製造方法を示すための工程断
面図

【図３】従来のプレーナーＤＲＡＭの断面構造図

【図４】従来のプレーナーＤＲＡＭの製造方法を示すた
めの工程断面図

【図５】従来のトレンチＤＲＡＭの断面構造図

【図６】従来の１層ポリシリコンプレーナーＤＲＡＭの
断面構造図

【図７】本発明の第２の実施例における半導体装置の断
面構造図

【図８】同実施例における製造方法を示すための工程断
面図

【図９】本発明の第３の実施例における製造方法を示す
ための工程断面図

【図１０】本発明の第４の実施例における製造方法を示
すための工程断面図

【符号の説明】

１シリコン基板２容量層３下地酸化膜（第１の酸化膜）４ナイトライド膜（窒化膜）６熱酸化膜（第２の酸化膜）７ポリシリコン８ソース・ドレイン１６ゲート酸化膜１７ゲート電極

Claims

【特許請求の範囲】

【請求項１】プレーナーＤＲＡＭにおいて、メモリセル
キャパシタ絶縁膜が第１酸化膜とナイトライド膜と第２
の酸化膜より構成され、メモリセルトランジスタと周辺
回路トランジスタのゲート酸化膜が上記第２酸化膜より
形成され、上記メモリセルキャパシタ絶縁膜上のプレー
ト電極とセルトランジスタと周辺回路トランジスタのゲ
ート酸化膜上のゲート電極が同一の電極層で形成されて
いることを特徴とする半導体装置。
【請求項２】プレーナーＤＲＡＭのメモリセルキャパシ
タ形成領域に第１酸化膜とナイトライド膜を形成する工
程と、上記キャパシタ領域のナイトライド膜上とメモリ
セルトランジスタと周辺回路トランジスタのゲート部に
第２の酸化膜を形成する工程と、上記キャパシタ形成領
域と上記ゲート部を同一の電極層により形成する工程と
を含む半導体装置の製造方法。
【請求項３】トレンチＤＲＡＭにおいて、メモリセル部
のトレンチ内のキャパシタ絶縁膜が第１酸化膜とナイト
ライド膜と第２の酸化膜とより構成され、メモリセルト
ランジスタと周辺回路トランジスタのゲート酸化膜が上
記第２酸化膜より形成され、上記メモリセルキャパシタ
絶縁膜上のプレート電極とセルトランジスタと周辺回路
トランジスタのゲート酸化膜上のゲート電極が同一の電
極層で形成されていることを特徴とする半導体装置。
【請求項４】トレンチＤＲＡＭのメモリセルキャパシタ
形成領域にトレンチを形成する工程と、上記トレンチ内
に第１酸化膜とナイトライド膜を形成する工程と、上記
キャパシタ領域のナイトライド膜上とメモリセルトラン
ジスタと周辺回路トランジスタのゲート部に第２の酸化
膜を形成する工程と、上記キャパシタ形成領域と上記ゲ
ート部を同一の電極層により形成する工程とを含む半導
体装置の製造方法。
【請求項５】プレーナーＤＲＡＭのメモリセルキャパシ
タ形成領域に第１酸化膜とナイトライド膜を形成する工
程と、上記キャパシタ領域のナイトライド膜上とメモリ
セルトランジスタと周辺回路トランジスタのゲート部に
犠牲酸化膜を形成する工程と、上記犠牲酸化膜を除去す
る工程と、上記犠牲酸化膜を除去した後のキャパシタ領
域のナイトライド膜上とメモリセルトランジスタと周辺
回路トランジスタのゲート部に第２の酸化膜を形成する
工程と、上記キャパシタ形成領域と上記ゲート部を同一
の電極層により形成する工程とを含む半導体装置の製造
方法。
【請求項６】トレンチＤＲＡＭのメモリセルキャパシタ
形成領域にトレンチを形成する工程と、上記トレンチ内
に第１酸化膜とナイトライド膜を形成する工程と、上記
キャパシタ領域のナイトライド膜上とメモリセルトラン
ジスタと周辺回路トランジスタのゲート部に犠牲酸化膜
を形成する工程と、上記犠牲酸化膜を除去する工程と、
上記犠牲酸化膜を除去した後のキャパシタ領域のナイト
ライド膜上とメモリセルトランジスタと周辺回路トラン
ジスタのゲート部に第２の酸化膜を形成する工程と、上
記キャパシタ形成領域と上記ゲート部を同一の電極層に
より形成する工程とを含む半導体装置の製造方法。