JP4509887B2 - 半導体記憶装置 - Google Patents
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Description
図14は本発明の第1の実施の形態の半導体記憶装置の全体概略レイアウトを示す。
図8は、本実施の形態のダイナミック型RAMに備えるメモリセルMCの具体的なレイアウト構成を示す。
続いて、本発明の第2の実施の形態の半導体記憶装置を説明する。本実施の形態は、ダイナミック型RAMにおけるセンスアンプ回路及びビット線のレイアウト構成の改良に関するものである。
次に、本発明の実施の形態を図13に基づいて説明する。本実施の形態は、センスアンプ回路のラッチ回路の改良に関する。
MATB 第2のメモリマット
MC メモリセル
BL0〜BLn、
NBL0〜NBLn ビット線
ex 突出部分
WL0A〜WLnA、
WL0B〜WLnB ワード線
SA0〜SAn センスアンプ回路
SLD、SLDM1 第1の配線パターン
SLDM2 第2の配線パターン
P プレート電極
PLT 共通プレート電極
N 蓄積ノード
Q1 トランスファゲート(MOSトランジスタ)
Q2 MOSキャパシタ
PLTMT2 プレート電極裏打ち配線
WLMT ワード線裏打ち配線
MBL0〜MBL3 グローバルビット線
SLDM3 第3の配線パターン
VSSL グランド電位供給線
Nwell 基板
BP ビット線プリチャージ電位供給線
PLTMT、VCP2 プレート電極裏打ち配線(第4の配線パターン)
PLTMT2 第5及び第6の配線パターン
JT 裏打ち領域
OD 活性化領域
in 拡大部
NSA0、NSA1 Nチャネル型ペアトランジスタ
PSA0、PSA1 Pチャネル型ペアトランジスタ
SG0、SG1 スイッチ回路
G1、G2 ゲート電極
4 内部電源発生回路ブロック
5 メモリブロック
6 メモリアレイ
7 センスアンプ列
8 サブアレイ
10 メモリチップ
Claims (3)
- 複数のワード線と、
前記ワード線と交差する方向に延びる複数のビット線と、
前記ワード線とビット線との各交点に配置されるダイナミック型メモリセルとを備え、
前記各ダイナミック型メモリセルは、1つのMOSトランジスタから成るトランスファゲートと、蓄積ノード及びプレート電極を持つ1つのキャパシタとを有すると共に、前記トランスファゲートは、一端が前記ビット線に接続され、他端が前記キャパシタの蓄積ノードに接続され、ゲートが前記ワード線に接続された半導体記憶装置であって、
前記ワード線と前記ダイナミック型メモリセルのプレート電極とは同一工程で形成され、
前記ダイナミック型メモリセルのプレート電極は、共通のワード線に接続されたダイナミック型メモリセルとキャパシタ同士が隣接して配置されるダイナミック型メモリセルとを含む複数のダイナミック型メモリセル相互間で、共通のプレート電極とされており、
更に、裏打ちワード線構成の半導体記憶装置であって、
前記共通プレート電極の上方の配線層に形成され、前記共通プレート電極の延びる方向に延びる第4の配線パターンを少なくとも1つ備え、
前記第4の配線パターンと前記共通プレート電極とはワード線裏打ち領域において電気的に接続され、プレート電位を前記第4の配線パターンを介して共通プレート電極に供給する
ことを特徴とする半導体記憶装置。 - 複数のワード線と、
前記ワード線と交差する方向に延びる複数のビット線と、
前記ワード線とビット線との各交点に配置されるダイナミック型メモリセルとを備え、
前記各ダイナミック型メモリセルは、1つのMOSトランジスタから成るトランスファゲートと、蓄積ノード及びプレート電極を持つ1つのキャパシタとを有すると共に、前記トランスファゲートは、一端が前記ビット線に接続され、他端が前記キャパシタの蓄積ノードに接続され、ゲートが前記ワード線に接続された半導体記憶装置であって、
前記ワード線と前記ダイナミック型メモリセルのプレート電極とは同一工程で形成され、
前記ダイナミック型メモリセルのプレート電極は、共通のワード線に接続されたダイナミック型メモリセルとキャパシタ同士が隣接して配置されるダイナミック型メモリセルとを含む複数のダイナミック型メモリセル相互間で、共通のプレート電極とされており、
更に、サブワード線とメインワード線との階層ワード線構成の半導体記憶装置であって、
前記共通プレート電極の上方の配線層に形成され、前記共通プレート電極の延びる方向に延びる第4の配線パターンを少なくとも1つ備え、
前記第4の配線パターンと前記共通プレート電極とはサブワード線駆動回路領域において電気的に接続され、プレート電位を前記第4の配線パターンを介して共通プレート電極に供給する
ことを特徴とする半導体記憶装置。 - 前記各共通プレート電極の上方の配線層に各々形成された複数の第4の配線パターンと交差し、ビット線方向に延びる第5の配線パターンを有し、
前記第5の配線パターンを介してプレート電位を前記第4の配線パターンに供給する
ことを特徴とする請求項1又は2記載の半導体記憶装置。
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- 2005-08-05 JP JP2005228415A patent/JP4509887B2/ja not_active Expired - Lifetime
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