JPH1197644A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1197644A JPH1197644A JP9253806A JP25380697A JPH1197644A JP H1197644 A JPH1197644 A JP H1197644A JP 9253806 A JP9253806 A JP 9253806A JP 25380697 A JP25380697 A JP 25380697A JP H1197644 A JPH1197644 A JP H1197644A
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- 238000010168 coupling process Methods 0.000 description 60
- 238000005859 coupling reaction Methods 0.000 description 60
- OWOHLURDBZHNGG-YFKPBYRVSA-N (8ar)-hexahydropyrrolo[1,2-a]pyrazine-1,4-dione Chemical compound O=C1CNC(=O)[C@@H]2CCCN12 OWOHLURDBZHNGG-YFKPBYRVSA-N 0.000 description 32
- 238000010586 diagram Methods 0.000 description 19
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- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 共通相補データ線対においては隣接するビッ
ト線の電位変化の影響を受けることや、ワイドバス化に
伴う占有面積の拡大による高集積度・配線の高効率化の
妨げになるなどの課題があった。 【解決手段】 第１の配線層を第１の共通相補データ線
対のビット線とするとともに第３の配線層を第２の共通
相補データ線対のビット線とした場合には、第２の配線
層は、第１の共通相補データ線対のビット線に対し第２
の共通相補データ線対のビット線とビットバー線の重な
る面積を均等とし、第２の共通相補データ線対のビット
線に対し第２の共通相補データ線対のビット線とビット
バー線の重なる面積もまた均等とするように構成した。
ト線の電位変化の影響を受けることや、ワイドバス化に
伴う占有面積の拡大による高集積度・配線の高効率化の
妨げになるなどの課題があった。 【解決手段】 第１の配線層を第１の共通相補データ線
対のビット線とするとともに第３の配線層を第２の共通
相補データ線対のビット線とした場合には、第２の配線
層は、第１の共通相補データ線対のビット線に対し第２
の共通相補データ線対のビット線とビットバー線の重な
る面積を均等とし、第２の共通相補データ線対のビット
線に対し第２の共通相補データ線対のビット線とビット
バー線の重なる面積もまた均等とするように構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に隣接する共通相補データ線対すなわちグロ
ーバルＩ／Ｏ線対相互間の配線に関するものである。
に関し、特に隣接する共通相補データ線対すなわちグロ
ーバルＩ／Ｏ線対相互間の配線に関するものである。
【０００２】
【従来の技術】図１２は、従来の半導体記憶装置のメモ
リアレイとその周辺回路の概略図（読み出し）であり、
図において、１１〜１４はメモリセルトランジスタ、１
５〜２０は列デコーダ用のスイッチトランジスタ、２
１，２２は出力トランジスタ（メインアンプ）、２３〜
２６はメモリセルキャパシタ、２７，２８はセンスアン
プ、２９は出力プリアンプ、ＢＬ１，ＢＬ２はビット
線、ＺＢＬ１，ＺＢＬ２はビットバー線、ＧＩＯはグロ
ーバルＩ／Ｏ線、ＺＧＩＯはグローバルＩ／Ｏバー線、
ＷＬ０，ＷＬ１はワードラインである。ＢＬ１とＺＢＬ
１およびＢＬ２とＺＢＬ２はビット線対をなし、ＧＩＯ
とＺＧＩＯはグローバルＩ／Ｏ線対をなす。スイッチト
ランジスタの１５〜２０は選択スイッチを構成する。
リアレイとその周辺回路の概略図（読み出し）であり、
図において、１１〜１４はメモリセルトランジスタ、１
５〜２０は列デコーダ用のスイッチトランジスタ、２
１，２２は出力トランジスタ（メインアンプ）、２３〜
２６はメモリセルキャパシタ、２７，２８はセンスアン
プ、２９は出力プリアンプ、ＢＬ１，ＢＬ２はビット
線、ＺＢＬ１，ＺＢＬ２はビットバー線、ＧＩＯはグロ
ーバルＩ／Ｏ線、ＺＧＩＯはグローバルＩ／Ｏバー線、
ＷＬ０，ＷＬ１はワードラインである。ＢＬ１とＺＢＬ
１およびＢＬ２とＺＢＬ２はビット線対をなし、ＧＩＯ
とＺＧＩＯはグローバルＩ／Ｏ線対をなす。スイッチト
ランジスタの１５〜２０は選択スイッチを構成する。
【０００３】次に動作について説明する。図１２のよう
な１トランジスタ形メモリセルを用いた素子の読み出し
時に、選択されたビット線は列デコーダのスイッチトラ
ンジスタ１５〜２０を通してグローバルＩ／Ｏ線対のい
ずれかに接続される。この時、共通のデータＩ／Ｏ線か
らビット線対に雑音（ノイズ）を与える可能性があるの
で、列デコーダは、センスアンプ２７，２８が微少信号
を検出、増幅した後に動作を開始する。ビット線より読
み出された情報は、スイッチトランジスタ１５〜２０に
よって接続されたグローバルＩ／Ｏ線対に与えられ、出
力プリアンプ２９によって増幅され、出力トランジスタ
（メインアンプ）２１，２２によって伝送される。
な１トランジスタ形メモリセルを用いた素子の読み出し
時に、選択されたビット線は列デコーダのスイッチトラ
ンジスタ１５〜２０を通してグローバルＩ／Ｏ線対のい
ずれかに接続される。この時、共通のデータＩ／Ｏ線か
らビット線対に雑音（ノイズ）を与える可能性があるの
で、列デコーダは、センスアンプ２７，２８が微少信号
を検出、増幅した後に動作を開始する。ビット線より読
み出された情報は、スイッチトランジスタ１５〜２０に
よって接続されたグローバルＩ／Ｏ線対に与えられ、出
力プリアンプ２９によって増幅され、出力トランジスタ
（メインアンプ）２１，２２によって伝送される。
【０００４】図１３は、従来の半導体記憶装置の共通相
補データ線対すなわちグローバルＩ／Ｏ線対を示す平面
図であり、図１４は図１３中のVIII−VIII線に沿った断
面図である。図において、４は半導体基板、５はフィー
ルド酸化膜等の絶縁層、ＧＩＯ（ｎ）とＺＧＩＯ（ｎ）
はそれぞれグローバルＩ／Ｏ線（ｎ）とグローバルＩ／
Ｏバー線（ｎ）を示し、これらがグローバルＩ／Ｏ線対
（ｎ）を構成するものであり（ｎ：自然数）、ＧＩＯ
（ｎ）とＺＧＩＯ（ｎ）は一方がビット線ならば他方は
ビットバー線という関係にある。すなわち、ＧＩＯ
（１）およびＺＧＩＯ（１）はグローバルＩ／Ｏ線対
（１）を構成し、同様にＧＩＯ（２）およびＺＧＩＯ
（２）はグローバルＩ／Ｏ線対（２）を構成するもので
ある。
補データ線対すなわちグローバルＩ／Ｏ線対を示す平面
図であり、図１４は図１３中のVIII−VIII線に沿った断
面図である。図において、４は半導体基板、５はフィー
ルド酸化膜等の絶縁層、ＧＩＯ（ｎ）とＺＧＩＯ（ｎ）
はそれぞれグローバルＩ／Ｏ線（ｎ）とグローバルＩ／
Ｏバー線（ｎ）を示し、これらがグローバルＩ／Ｏ線対
（ｎ）を構成するものであり（ｎ：自然数）、ＧＩＯ
（ｎ）とＺＧＩＯ（ｎ）は一方がビット線ならば他方は
ビットバー線という関係にある。すなわち、ＧＩＯ
（１）およびＺＧＩＯ（１）はグローバルＩ／Ｏ線対
（１）を構成し、同様にＧＩＯ（２）およびＺＧＩＯ
（２）はグローバルＩ／Ｏ線対（２）を構成するもので
ある。
【０００５】従来例では、図１３、図１４のようにグロ
ーバルＩ／Ｏ線対（ｎ）のビット線とビットバー線には
単一配線層が用いられている。このグローバルＩ／Ｏ線
対（ｎ）は、複数のメモリセルに接続される複数のビッ
ト線のどれか選択する選択スイッチを介して接続される
ものである。
ーバルＩ／Ｏ線対（ｎ）のビット線とビットバー線には
単一配線層が用いられている。このグローバルＩ／Ｏ線
対（ｎ）は、複数のメモリセルに接続される複数のビッ
ト線のどれか選択する選択スイッチを介して接続される
ものである。
【０００６】図１５は、グローバルＩ／Ｏ線対（１）の
ビット線ＧＩＯ（１）とビットバー線ＺＧＩＯ（１）お
よびグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ
（２）とビットバー線ＺＧＩＯ（２）の配線間の結合容
量を示す図であり、図において、Ｃ１０１はビット線Ｇ
ＩＯ（１）とビットバー線ＺＧＩＯ（１）間の結合容
量、Ｃ１０２はビットバー線ＺＧＩＯ（１）とビット線
ＧＩＯ（２）間の結合容量、Ｃ１０３はビット線ＧＩＯ
（２）とビットバー線ＺＧＩＯ（２）間の結合容量を示
すものである。
ビット線ＧＩＯ（１）とビットバー線ＺＧＩＯ（１）お
よびグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ
（２）とビットバー線ＺＧＩＯ（２）の配線間の結合容
量を示す図であり、図において、Ｃ１０１はビット線Ｇ
ＩＯ（１）とビットバー線ＺＧＩＯ（１）間の結合容
量、Ｃ１０２はビットバー線ＺＧＩＯ（１）とビット線
ＧＩＯ（２）間の結合容量、Ｃ１０３はビット線ＧＩＯ
（２）とビットバー線ＺＧＩＯ（２）間の結合容量を示
すものである。
【０００７】図１６は、図１５に示したグローバルＩ／
Ｏ線対（１）のビットバー線とグローバルＩ／Ｏ線対
（２）のビット線間の結合容量Ｃ１０２によるグローバ
ルＩ／Ｏ線対（２）のビット線の電位変化に対するグロ
ーバルＩ／Ｏ線対（１）のビットバー線の電位への影響
を示す図である。
Ｏ線対（１）のビットバー線とグローバルＩ／Ｏ線対
（２）のビット線間の結合容量Ｃ１０２によるグローバ
ルＩ／Ｏ線対（２）のビット線の電位変化に対するグロ
ーバルＩ／Ｏ線対（１）のビットバー線の電位への影響
を示す図である。
【０００８】次に動作について説明する。グローバルＩ
／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）は、グロ
ーバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との間
にビット線間の結合容量Ｃ１０２を有し、グローバルＩ
／Ｏ線対（２）のビット線ＧＩＯ（２）の電位が変化す
る際に、グローバルＩ／Ｏ線対（１）のビットバー線Ｚ
ＧＩＯ（１）はビット線間結合容量によってグローバル
Ｉ／Ｏ線対（２）のビット線電位の上昇（グローバルＩ
／Ｏ線対（２）のビット線電位がＬレベルからＨレベル
への変化時）および降下（グローバルＩ／Ｏ線対（２）
のビット線電位がＨレベルからＬレベルへの変化時）す
る影響を受け、グローバルＩ／Ｏ線対（１）のビットバ
ー線ＺＧＩＯ（１）の動作の妨げとなる。グローバルＩ
／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）の電位変
化がグローバルＩ／Ｏ線対（２）のビット線電位に与え
る影響についても上記内容と同一のことが言える。
／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）は、グロ
ーバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との間
にビット線間の結合容量Ｃ１０２を有し、グローバルＩ
／Ｏ線対（２）のビット線ＧＩＯ（２）の電位が変化す
る際に、グローバルＩ／Ｏ線対（１）のビットバー線Ｚ
ＧＩＯ（１）はビット線間結合容量によってグローバル
Ｉ／Ｏ線対（２）のビット線電位の上昇（グローバルＩ
／Ｏ線対（２）のビット線電位がＬレベルからＨレベル
への変化時）および降下（グローバルＩ／Ｏ線対（２）
のビット線電位がＨレベルからＬレベルへの変化時）す
る影響を受け、グローバルＩ／Ｏ線対（１）のビットバ
ー線ＺＧＩＯ（１）の動作の妨げとなる。グローバルＩ
／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）の電位変
化がグローバルＩ／Ｏ線対（２）のビット線電位に与え
る影響についても上記内容と同一のことが言える。
【０００９】したがって、グローバルＩ／Ｏ線対（１）
のビットバー線ＺＧＩＯ（１）がグローバルＩ／Ｏ線対
（２）のビット線ＧＩＯ（２）の影響を受けないように
したり、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ
（２）がグローバルＩ／Ｏ線対（１）のビットバー線Ｚ
ＧＩＯ（１）の影響を受けないようにするためには、ビ
ット線ＧＩＯ（ｎ）とビットバー線ＺＧＩＯ（ｎ）間の
各配線ピッチを広げる必要がある。しかしながら、この
方法では、デバイスの高集積度化により設計ルールが厳
しくなるために配線ピッチが狭くなる今後の傾向から考
えると配線面積の高効率化の妨げとなるため好ましくな
い。
のビットバー線ＺＧＩＯ（１）がグローバルＩ／Ｏ線対
（２）のビット線ＧＩＯ（２）の影響を受けないように
したり、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ
（２）がグローバルＩ／Ｏ線対（１）のビットバー線Ｚ
ＧＩＯ（１）の影響を受けないようにするためには、ビ
ット線ＧＩＯ（ｎ）とビットバー線ＺＧＩＯ（ｎ）間の
各配線ピッチを広げる必要がある。しかしながら、この
方法では、デバイスの高集積度化により設計ルールが厳
しくなるために配線ピッチが狭くなる今後の傾向から考
えると配線面積の高効率化の妨げとなるため好ましくな
い。
【００１０】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、ワイドバス化に伴
いグローバルＩ／Ｏ線対の増加が必要な場合でもその配
線レイアウトは横に並べていく形態しか採り得ず、ノイ
ズ干渉による影響を回避するためには配線間のスペース
もある程度確保しなければならないために装置サイズが
増大してしまう課題があった。しかも、従来のグローバ
ルＩ／Ｏ線対の構成では、各配線毎に特定、すなわち１
つの配線間の容量しかつかないので、ノイズの影響を受
けやすいという課題があった。
は以上のように構成されているので、ワイドバス化に伴
いグローバルＩ／Ｏ線対の増加が必要な場合でもその配
線レイアウトは横に並べていく形態しか採り得ず、ノイ
ズ干渉による影響を回避するためには配線間のスペース
もある程度確保しなければならないために装置サイズが
増大してしまう課題があった。しかも、従来のグローバ
ルＩ／Ｏ線対の構成では、各配線毎に特定、すなわち１
つの配線間の容量しかつかないので、ノイズの影響を受
けやすいという課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、多層配線を利用し隣接するグロー
バルＩ／Ｏ線間のノイズ干渉を緩和するとともに配線面
積の効率化を実現し、省スペース化が図られた半導体記
憶装置を得ることを目的とする。
めになされたもので、多層配線を利用し隣接するグロー
バルＩ／Ｏ線間のノイズ干渉を緩和するとともに配線面
積の効率化を実現し、省スペース化が図られた半導体記
憶装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のメモリセルに接続されるビット線およ
びビットバー線からなる相補データ線と、半導体基板上
に順に形成された第１、第２および第３の配線層と、第
１および第２の配線層を第１のビアコンタクトを介して
接続したビット線およびビットバー線からなる第１の共
通相補データ線対と、第２および第３の配線層を第２の
ビアコンタクトを介して接続したビット線およびビット
バー線からなる第２の共通相補データ線対と、相補デー
タ線のビット線およびビットバー線を選択して第１およ
び第２の共通相補データ線対のビット線およびビットバ
ー線をそれぞれ接続する選択スイッチとを具備したもの
であり、第１の配線層を第１の共通相補データ線対のビ
ット線とするとともに第３の配線層を第２の共通相補デ
ータ線対のビット線とした場合には、第２の配線層は、
第１の共通相補データ線対のビット線に対して第２の共
通相補データ線対のビット線とビットバー線の重なる面
積を均等とするとともに、第２の共通相補データ線対の
ビット線に対して第１の共通相補データ線対のビット線
とビットバー線の重なる面積を均等とするものである。
憶装置は、複数のメモリセルに接続されるビット線およ
びビットバー線からなる相補データ線と、半導体基板上
に順に形成された第１、第２および第３の配線層と、第
１および第２の配線層を第１のビアコンタクトを介して
接続したビット線およびビットバー線からなる第１の共
通相補データ線対と、第２および第３の配線層を第２の
ビアコンタクトを介して接続したビット線およびビット
バー線からなる第２の共通相補データ線対と、相補デー
タ線のビット線およびビットバー線を選択して第１およ
び第２の共通相補データ線対のビット線およびビットバ
ー線をそれぞれ接続する選択スイッチとを具備したもの
であり、第１の配線層を第１の共通相補データ線対のビ
ット線とするとともに第３の配線層を第２の共通相補デ
ータ線対のビット線とした場合には、第２の配線層は、
第１の共通相補データ線対のビット線に対して第２の共
通相補データ線対のビット線とビットバー線の重なる面
積を均等とするとともに、第２の共通相補データ線対の
ビット線に対して第１の共通相補データ線対のビット線
とビットバー線の重なる面積を均等とするものである。
【００１３】この発明に係る半導体記憶装置は、複数の
メモリセルに接続されるビット線およびビットバー線か
らなる相補データ線と、半導体基板上に順に形成された
第１、第２および第３の配線層と、第１および第２の配
線層を第１のビアコンタクトを介して接続したビット線
およびビットバー線からなる第１の共通相補データ線対
と、第２および第３の配線層を第２のビアコンタクトを
介して接続したビット線およびビットバー線からなる第
２の共通相補データ線対と、相補データ線のビット線お
よびビットバー線を選択して第１および第２の共通相補
データ線対のビット線およびビットバー線をそれぞれ接
続する選択スイッチとを具備したものであり、第１の配
線層を第１の共通相補データ線対のビットバー線とする
とともに第３の配線層を第２の共通相補データ線対のビ
ットバー線とした場合には、第２の配線層は、第１の共
通相補データ線対のビットバー線に対して第２の共通相
補データ線対のビット線とビットバー線の重なる面積を
均等とするとともに、第２の共通相補データ線対のビッ
トバー線に対し第１の共通相補データ線対のビット線と
ビットバー線の重なる面積を均等とするものである。
メモリセルに接続されるビット線およびビットバー線か
らなる相補データ線と、半導体基板上に順に形成された
第１、第２および第３の配線層と、第１および第２の配
線層を第１のビアコンタクトを介して接続したビット線
およびビットバー線からなる第１の共通相補データ線対
と、第２および第３の配線層を第２のビアコンタクトを
介して接続したビット線およびビットバー線からなる第
２の共通相補データ線対と、相補データ線のビット線お
よびビットバー線を選択して第１および第２の共通相補
データ線対のビット線およびビットバー線をそれぞれ接
続する選択スイッチとを具備したものであり、第１の配
線層を第１の共通相補データ線対のビットバー線とする
とともに第３の配線層を第２の共通相補データ線対のビ
ットバー線とした場合には、第２の配線層は、第１の共
通相補データ線対のビットバー線に対して第２の共通相
補データ線対のビット線とビットバー線の重なる面積を
均等とするとともに、第２の共通相補データ線対のビッ
トバー線に対し第１の共通相補データ線対のビット線と
ビットバー線の重なる面積を均等とするものである。
【００１４】この発明に係る半導体記憶装置は、複数の
メモリセルに接続されるビット線およびビットバー線か
らなる相補データ線と、半導体基板上に順に形成された
第１、第２および第３の配線層と、第１および第２の配
線層を第１のビアコンタクトを介して接続したビット線
と第１の配線層からなるビットバー線とからなる第１の
共通相補データ線対と、第２および第３の配線層を第２
のビアコンタクトを介して接続したビット線と第３の配
線層からなるビットバー線からなる第２の共通相補デー
タ線対と、相補データ線のビット線およびビットバー線
を選択して第１および第２の共通相補データ線対のビッ
ト線およびビットバー線をそれぞれ接続する選択スイッ
チとを具備したものであり、第１および第２の配線層
は、第２の共通相補データ線対のビット線に対して、第
１の共通相補データ線対のビット線およびビットバー線
の重なる面積と該ビット線およびビットバー線が平行に
なる面積とを均等とし、かつ第２および第３の配線層
は、第１の共通相補データ線対のビット線に対して、第
２の共通相補データ線対のビット線およびビットバー線
の重なる面積と該ビット線およびビットバー線が平行に
なる面積とを均等とするものである。
メモリセルに接続されるビット線およびビットバー線か
らなる相補データ線と、半導体基板上に順に形成された
第１、第２および第３の配線層と、第１および第２の配
線層を第１のビアコンタクトを介して接続したビット線
と第１の配線層からなるビットバー線とからなる第１の
共通相補データ線対と、第２および第３の配線層を第２
のビアコンタクトを介して接続したビット線と第３の配
線層からなるビットバー線からなる第２の共通相補デー
タ線対と、相補データ線のビット線およびビットバー線
を選択して第１および第２の共通相補データ線対のビッ
ト線およびビットバー線をそれぞれ接続する選択スイッ
チとを具備したものであり、第１および第２の配線層
は、第２の共通相補データ線対のビット線に対して、第
１の共通相補データ線対のビット線およびビットバー線
の重なる面積と該ビット線およびビットバー線が平行に
なる面積とを均等とし、かつ第２および第３の配線層
は、第１の共通相補データ線対のビット線に対して、第
２の共通相補データ線対のビット線およびビットバー線
の重なる面積と該ビット線およびビットバー線が平行に
なる面積とを均等とするものである。
【００１５】この発明に係る半導体記憶装置は、複数の
メモリセルに接続されるビット線およびビットバー線か
らなる相補データ線と、半導体基板上に順に形成された
第１、第２および第３の配線層と、第１および第２の配
線層を第１のビアコンタクトを介して接続したビットバ
ー線と第１の配線層からなるビット線とからなる第１の
共通相補データ線対と、第２および第３の配線層を第２
のビアコンタクトを介して接続したビットバー線と第３
の配線層からなるビット線とからなる第２の共通相補デ
ータ線対と、相補データ線のビット線およびビットバー
線を選択して第１および第２の共通相補データ線対のビ
ット線およびビットバー線をそれぞれ接続する選択スイ
ッチとを具備したものであり、第１および第２の配線層
は、第２の共通相補データ線対のビットバー線に対し
て、第１の共通相補データ線対のビット線およびビット
バー線の重なる面積と該ビット線およびビットバー線が
平行になる面積とを均等とし、かつ第２および第３の配
線層は、第１の共通相補データ線対のビットバー線に対
して、第２の共通相補データ線対のビット線およびビッ
トバー線の重なる面積と該ビット線およびビットバー線
が平行になる面積とを均等とするものである。
メモリセルに接続されるビット線およびビットバー線か
らなる相補データ線と、半導体基板上に順に形成された
第１、第２および第３の配線層と、第１および第２の配
線層を第１のビアコンタクトを介して接続したビットバ
ー線と第１の配線層からなるビット線とからなる第１の
共通相補データ線対と、第２および第３の配線層を第２
のビアコンタクトを介して接続したビットバー線と第３
の配線層からなるビット線とからなる第２の共通相補デ
ータ線対と、相補データ線のビット線およびビットバー
線を選択して第１および第２の共通相補データ線対のビ
ット線およびビットバー線をそれぞれ接続する選択スイ
ッチとを具備したものであり、第１および第２の配線層
は、第２の共通相補データ線対のビットバー線に対し
て、第１の共通相補データ線対のビット線およびビット
バー線の重なる面積と該ビット線およびビットバー線が
平行になる面積とを均等とし、かつ第２および第３の配
線層は、第１の共通相補データ線対のビットバー線に対
して、第２の共通相補データ線対のビット線およびビッ
トバー線の重なる面積と該ビット線およびビットバー線
が平行になる面積とを均等とするものである。
【００１６】この発明に係る半導体記憶装置は、複数の
メモリセルに接続されるビット線およびビットバー線か
らなる相補データ線と、半導体基板上に順に形成された
第１、第２および第３の配線層と、第１および第３の配
線層に対してビット線およびビットバー線を割り当てた
第１の共通相補データ線対と、第１および第３の配線層
に対してビット線およびビットバー線を割り当てた第２
の共通相補データ線対と、相補データ線のビット線およ
びビットバー線を選択して第１および第２の共通相補デ
ータ線対のビット線およびビットバー線をそれぞれ接続
する選択スイッチとを具備したものであり、第１の配線
層を第１の共通相補データ線対および第２の共通相補デ
ータ線対のビット線に割り当てるとともに、第３の配線
層を第１の共通相補データ線対および第２の共通相補デ
ータ線対のビットバー線に割り当てる場合には、ビット
線およびビットバー線にならない第１および第３の配線
層のうちの少なくとも一方は、第２の配線層とコンタク
トを介して互いに接続するものである。
メモリセルに接続されるビット線およびビットバー線か
らなる相補データ線と、半導体基板上に順に形成された
第１、第２および第３の配線層と、第１および第３の配
線層に対してビット線およびビットバー線を割り当てた
第１の共通相補データ線対と、第１および第３の配線層
に対してビット線およびビットバー線を割り当てた第２
の共通相補データ線対と、相補データ線のビット線およ
びビットバー線を選択して第１および第２の共通相補デ
ータ線対のビット線およびビットバー線をそれぞれ接続
する選択スイッチとを具備したものであり、第１の配線
層を第１の共通相補データ線対および第２の共通相補デ
ータ線対のビット線に割り当てるとともに、第３の配線
層を第１の共通相補データ線対および第２の共通相補デ
ータ線対のビットバー線に割り当てる場合には、ビット
線およびビットバー線にならない第１および第３の配線
層のうちの少なくとも一方は、第２の配線層とコンタク
トを介して互いに接続するものである。
【００１７】この発明に係る半導体記憶装置は、第１の
配線層を第１の共通相補データ線対および第２の共通相
補データ線対のビットバー線に割り当てるとともに、第
３の配線層を第１の共通相補データ線対および第２の共
通相補データ線対のビット線に割り当てる場合には、ビ
ット線およびビットバー線にならない第１および第３の
配線層のうちの少なくとも一方は、第２の配線層とコン
タクトを介して互いに接続するものである。
配線層を第１の共通相補データ線対および第２の共通相
補データ線対のビットバー線に割り当てるとともに、第
３の配線層を第１の共通相補データ線対および第２の共
通相補データ線対のビット線に割り当てる場合には、ビ
ット線およびビットバー線にならない第１および第３の
配線層のうちの少なくとも一方は、第２の配線層とコン
タクトを介して互いに接続するものである。
【００１８】この発明に係る半導体記憶装置は、第１の
配線層を第１の共通相補データ線対のビット線および第
２の共通相補データ線対のビットバー線に割り当てると
ともに、第３の配線層を第１の共通相補データ線対のビ
ットバー線および第２の共通相補データ線対のビット線
に割り当てる場合には、ビット線およびビットバー線に
ならない第１および第３の配線層のうちの少なくとも一
方は、第２の配線層とコンタクトを介して互いに接続す
るものである。
配線層を第１の共通相補データ線対のビット線および第
２の共通相補データ線対のビットバー線に割り当てると
ともに、第３の配線層を第１の共通相補データ線対のビ
ットバー線および第２の共通相補データ線対のビット線
に割り当てる場合には、ビット線およびビットバー線に
ならない第１および第３の配線層のうちの少なくとも一
方は、第２の配線層とコンタクトを介して互いに接続す
るものである。
【００１９】この発明に係る半導体記憶装置は、第１、
第２および第３の配線層と同一構成をなす、第４、第５
および第６の配線層をもつものである。
第２および第３の配線層と同一構成をなす、第４、第５
および第６の配線層をもつものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１（ａ）〜（ｃ）は、この実施の形態
１の半導体記憶装置を示す平面図であり、（ａ）は第３
の配線層による配線図、（ｂ）は第２の配線層による配
線図、（ｃ）は第１の配線層による配線図であり、複数
のメモリセルに接続されるビット線を選択スイッチによ
り選択して接続される共通相補データ線対すなわちグロ
ーバルＩ／Ｏ線対を示すものである。図において、１は
第１の配線層、２は第２の配線層、３は第３の配線層で
ある。
説明する。 実施の形態１．図１（ａ）〜（ｃ）は、この実施の形態
１の半導体記憶装置を示す平面図であり、（ａ）は第３
の配線層による配線図、（ｂ）は第２の配線層による配
線図、（ｃ）は第１の配線層による配線図であり、複数
のメモリセルに接続されるビット線を選択スイッチによ
り選択して接続される共通相補データ線対すなわちグロ
ーバルＩ／Ｏ線対を示すものである。図において、１は
第１の配線層、２は第２の配線層、３は第３の配線層で
ある。
【００２１】また、図２（ａ），（ｂ）は、それぞれ図
１（ａ）〜（ｃ）におけるＩ−Ｉ線とII−II線に沿った
断面図であり、図において、４は半導体基板、５はフィ
ールド酸化膜等の絶縁層、６は第１の層間絶縁層、７は
第２の層間絶縁層、８は第１の配線層と第２の配線層を
接続するための第１のビアコンタクト、９は第２の配線
層と第３の配線層を接続するための第２のビアコンタク
ト、その他の構成は図１（ａ）〜（ｃ）と同様であるか
ら同一部分には同一符号を付して重複説明を省略する。
従来例（図１３〜図１５）との相違点としては、単一配
線層の使用から第１〜第３の配線層の使用に変更した点
がある。
１（ａ）〜（ｃ）におけるＩ−Ｉ線とII−II線に沿った
断面図であり、図において、４は半導体基板、５はフィ
ールド酸化膜等の絶縁層、６は第１の層間絶縁層、７は
第２の層間絶縁層、８は第１の配線層と第２の配線層を
接続するための第１のビアコンタクト、９は第２の配線
層と第３の配線層を接続するための第２のビアコンタク
ト、その他の構成は図１（ａ）〜（ｃ）と同様であるか
ら同一部分には同一符号を付して重複説明を省略する。
従来例（図１３〜図１５）との相違点としては、単一配
線層の使用から第１〜第３の配線層の使用に変更した点
がある。
【００２２】図３は、この実施の形態１の半導体記憶装
置の三次元的配線図であり、図において、Ｃ１０１はグ
ローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏバー線Ｚ
ＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバ
ルＩ／Ｏ線ＧＩＯ（２）間の結合容量、Ｃ１０２はグロ
ーバルＩ／Ｏ線対（１）のグローバルＩ／Ｏバー線ＺＧ
ＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバル
Ｉ／Ｏバー線ＺＧＩＯ（２）間の結合容量、Ｃ２０１は
グローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏ線ＧＩ
Ｏ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ
／Ｏバー線ＺＧＩＯ（２）間の結合容量、Ｃ２０２はグ
ローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏ線ＧＩＯ
（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／
Ｏ線ＧＩＯ（２）間の結合容量を示すものである。
置の三次元的配線図であり、図において、Ｃ１０１はグ
ローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏバー線Ｚ
ＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバ
ルＩ／Ｏ線ＧＩＯ（２）間の結合容量、Ｃ１０２はグロ
ーバルＩ／Ｏ線対（１）のグローバルＩ／Ｏバー線ＺＧ
ＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバル
Ｉ／Ｏバー線ＺＧＩＯ（２）間の結合容量、Ｃ２０１は
グローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏ線ＧＩ
Ｏ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ
／Ｏバー線ＺＧＩＯ（２）間の結合容量、Ｃ２０２はグ
ローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏ線ＧＩＯ
（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／
Ｏ線ＧＩＯ（２）間の結合容量を示すものである。
【００２３】これにより、第１の配線層を使用したグロ
ーバルＩ／Ｏ線対（１）のビット線と、第３の配線層を
使用したグローバルＩ／Ｏ線対（２）のビット線との間
に配線の結合容量Ｃ２０２と、第３の配線層を使用した
グローバルＩ／Ｏ線対（２）のビットバー線との間に配
線の結合容量Ｃ２０１とを均等に有することが実現可能
となる。加えて、第１の配線層を使用したグローバルＩ
／Ｏ線対（１）のビットバー線と、第２の配線層を使用
したグローバルＩ／Ｏ線対（２）のビット線との間に配
線の結合容量Ｃ１０１と第３の配線層を使用したグロー
バルＩ／Ｏ線対（２）のビットバー線との間に配線の結
合容量Ｃ１０２とを均等に有することが実現可能とな
る。
ーバルＩ／Ｏ線対（１）のビット線と、第３の配線層を
使用したグローバルＩ／Ｏ線対（２）のビット線との間
に配線の結合容量Ｃ２０２と、第３の配線層を使用した
グローバルＩ／Ｏ線対（２）のビットバー線との間に配
線の結合容量Ｃ２０１とを均等に有することが実現可能
となる。加えて、第１の配線層を使用したグローバルＩ
／Ｏ線対（１）のビットバー線と、第２の配線層を使用
したグローバルＩ／Ｏ線対（２）のビット線との間に配
線の結合容量Ｃ１０１と第３の配線層を使用したグロー
バルＩ／Ｏ線対（２）のビットバー線との間に配線の結
合容量Ｃ１０２とを均等に有することが実現可能とな
る。
【００２４】図４は、グローバルＩ／Ｏ線対（１）のビ
ット線ＧＩＯ（１）と、グローバルＩ／Ｏ線対（２）の
ビット線ＧＩＯ（２）およびビットバー線ＺＧＩＯ
（２）との結合容量Ｃ２０１，Ｃ２０２による電位への
影響を示す図であり、グローバルＩ／Ｏ線対（１）のビ
ット線ＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）の
ビット線ＧＩＯ（２）との結合容量Ｃ２０２とグローバ
ルＩ／Ｏ線対（２）のビットバー線との結合容量Ｃ２０
１を有する。
ット線ＧＩＯ（１）と、グローバルＩ／Ｏ線対（２）の
ビット線ＧＩＯ（２）およびビットバー線ＺＧＩＯ
（２）との結合容量Ｃ２０１，Ｃ２０２による電位への
影響を示す図であり、グローバルＩ／Ｏ線対（１）のビ
ット線ＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）の
ビット線ＧＩＯ（２）との結合容量Ｃ２０２とグローバ
ルＩ／Ｏ線対（２）のビットバー線との結合容量Ｃ２０
１を有する。
【００２５】次に動作について説明する。グローバルＩ
／Ｏ線対（２）のビット線ＧＩＯ（２）の電位変化が、
ＬレベルからＨレベルへの変化時にグローバルＩ／Ｏ線
対（１）のビット線ＧＩＯ（１）は結合容量Ｃ２０２に
よって電位上昇の影響を受ける。しかし、同時にグロー
バルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）の
ＨレベルからＬレベルへの変化が起こることで、結合容
量Ｃ２０１によって電位降下の影響を受け、グローバル
Ｉ／Ｏ線対（１）のビット線ＧＩＯ（１）への影響は緩
和されることになる。同様に、グローバルＩ／Ｏ線対
（１）のビットバー線ＺＧＩＯ（１）とグローバルＩ／
Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ１
０１、およびグローバルＩ／Ｏ線対（２）のビットバー
線ＺＧＩＯ（２）との結合容量Ｃ１０２も同一の効果を
得る。
／Ｏ線対（２）のビット線ＧＩＯ（２）の電位変化が、
ＬレベルからＨレベルへの変化時にグローバルＩ／Ｏ線
対（１）のビット線ＧＩＯ（１）は結合容量Ｃ２０２に
よって電位上昇の影響を受ける。しかし、同時にグロー
バルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）の
ＨレベルからＬレベルへの変化が起こることで、結合容
量Ｃ２０１によって電位降下の影響を受け、グローバル
Ｉ／Ｏ線対（１）のビット線ＧＩＯ（１）への影響は緩
和されることになる。同様に、グローバルＩ／Ｏ線対
（１）のビットバー線ＺＧＩＯ（１）とグローバルＩ／
Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ１
０１、およびグローバルＩ／Ｏ線対（２）のビットバー
線ＺＧＩＯ（２）との結合容量Ｃ１０２も同一の効果を
得る。
【００２６】同時に、第１の配線層をグローバルＩ／Ｏ
線対（１）のビット線（ビットバー線）、第３の配線層
をグローバルＩ／Ｏ線対（２）のビット線（ビットバー
線）とすることで、従来の半分の面積で配線することが
可能となり、半導体記憶装置の高集積度化に寄与する。
線対（１）のビット線（ビットバー線）、第３の配線層
をグローバルＩ／Ｏ線対（２）のビット線（ビットバー
線）とすることで、従来の半分の面積で配線することが
可能となり、半導体記憶装置の高集積度化に寄与する。
【００２７】以上のように、この実施の形態１によれ
ば、２個のグローバルＩ／Ｏ線対のうちの一方のビット
線およびビットバー線を平面的に交錯させることによ
り、他方の対のノイズをキャンセルするとともに多層配
線構造を使用したので、レイアウト面積を半分にできる
効果がある。上記実施の形態１では、多層配線に３層を
用いたが、４層、５層とさらに多層化が進んでも上述の
ような結合ノイズの相殺と微細化に更に貢献できるのは
言うまでもない。
ば、２個のグローバルＩ／Ｏ線対のうちの一方のビット
線およびビットバー線を平面的に交錯させることによ
り、他方の対のノイズをキャンセルするとともに多層配
線構造を使用したので、レイアウト面積を半分にできる
効果がある。上記実施の形態１では、多層配線に３層を
用いたが、４層、５層とさらに多層化が進んでも上述の
ような結合ノイズの相殺と微細化に更に貢献できるのは
言うまでもない。
【００２８】実施の形態２．図５（ａ）〜（ｃ）は、こ
の実施の形態２の半導体記憶装置を示す平面図であり、
（ａ）は第３の配線層による配線図、（ｂ）は第２の配
線層による配線図、（ｃ）は第１の配線層による配線図
である。図において、１は第１の配線層、２は第２の配
線層、３は第３の配線層であり、複数のメモリセルに接
続されるビット線を選択スイッチにより選択して接続さ
れるグローバルＩ／Ｏ線対を示すものである。従来例
（図１３〜図１５）との相違点は、単一配線層の使用か
ら第１〜第３の配線層の使用に変更した点である。
の実施の形態２の半導体記憶装置を示す平面図であり、
（ａ）は第３の配線層による配線図、（ｂ）は第２の配
線層による配線図、（ｃ）は第１の配線層による配線図
である。図において、１は第１の配線層、２は第２の配
線層、３は第３の配線層であり、複数のメモリセルに接
続されるビット線を選択スイッチにより選択して接続さ
れるグローバルＩ／Ｏ線対を示すものである。従来例
（図１３〜図１５）との相違点は、単一配線層の使用か
ら第１〜第３の配線層の使用に変更した点である。
【００２９】また、図６（ａ），（ｂ）は、それぞれ図
５（ａ）〜（ｃ）におけるIII −III 線とIV−IV線に沿
った断面図であり、図において、４は半導体基板、５は
フィールド酸化膜等の絶縁層、６は第１の層間絶縁層、
７は第２の層間絶縁層、８は第１の配線層と第２の配線
層を接続するための第１のビアコンタクト、９は第２の
配線層と第３の配線層を接続するための第２のビアコン
タクト、その他の構成は図５（ａ）〜（ｃ）と同様であ
るから同一部分には同一符号を付して重複説明を省略す
る。
５（ａ）〜（ｃ）におけるIII −III 線とIV−IV線に沿
った断面図であり、図において、４は半導体基板、５は
フィールド酸化膜等の絶縁層、６は第１の層間絶縁層、
７は第２の層間絶縁層、８は第１の配線層と第２の配線
層を接続するための第１のビアコンタクト、９は第２の
配線層と第３の配線層を接続するための第２のビアコン
タクト、その他の構成は図５（ａ）〜（ｃ）と同様であ
るから同一部分には同一符号を付して重複説明を省略す
る。
【００３０】図７は、この実施の形態２の半導体記憶装
置の三次元的配線図であり、図において、第１の配線層
を使用したグローバルＩ／Ｏ線対（１）のビット線ＧＩ
Ｏ（１）は、第３の配線層を使用したグローバルＩ／Ｏ
線対（２）のビット線ＧＩＯ（２）との間に配線の結合
容量Ｃ２０１、第３の配線層を使用したグローバルＩ／
Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との間に配
線の結合容量Ｃ１０２を均等に有することが可能とな
り、更に、第１の配線層を使用したグローバルＩ／Ｏ線
対（１）のビットバー線ＺＧＩＯ（１）と、第３の配線
層を使用したグローバルＩ／Ｏ線対（２）のビット線Ｇ
ＩＯ（２）との間に配線の結合容量Ｃ２０２と、第３の
配線層（ないし第２の配線層）を使用したグローバルＩ
／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との間に
配線の結合容量Ｃ１０１とを均等に有することが実現可
能となる。
置の三次元的配線図であり、図において、第１の配線層
を使用したグローバルＩ／Ｏ線対（１）のビット線ＧＩ
Ｏ（１）は、第３の配線層を使用したグローバルＩ／Ｏ
線対（２）のビット線ＧＩＯ（２）との間に配線の結合
容量Ｃ２０１、第３の配線層を使用したグローバルＩ／
Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との間に配
線の結合容量Ｃ１０２を均等に有することが可能とな
り、更に、第１の配線層を使用したグローバルＩ／Ｏ線
対（１）のビットバー線ＺＧＩＯ（１）と、第３の配線
層を使用したグローバルＩ／Ｏ線対（２）のビット線Ｇ
ＩＯ（２）との間に配線の結合容量Ｃ２０２と、第３の
配線層（ないし第２の配線層）を使用したグローバルＩ
／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との間に
配線の結合容量Ｃ１０１とを均等に有することが実現可
能となる。
【００３１】図８は、グローバルＩ／Ｏ線対（１）のビ
ット線ＧＩＯ（１）がグローバルＩ／Ｏ線対（２）のビ
ット線ＧＩＯ（２）とビットバー線ＺＧＩＯ（２）の結
合容量（Ｃ２０１，Ｃ１０２）に対する電位への影響を
示す図であり、グローバルＩ／Ｏ線対（１）のビット線
ＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット
線ＧＩＯ（２）との結合容量Ｃ２０１とグローバルＩ／
Ｏ線対（２）のビットバー線との結合容量Ｃ１０２を有
する。
ット線ＧＩＯ（１）がグローバルＩ／Ｏ線対（２）のビ
ット線ＧＩＯ（２）とビットバー線ＺＧＩＯ（２）の結
合容量（Ｃ２０１，Ｃ１０２）に対する電位への影響を
示す図であり、グローバルＩ／Ｏ線対（１）のビット線
ＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット
線ＧＩＯ（２）との結合容量Ｃ２０１とグローバルＩ／
Ｏ線対（２）のビットバー線との結合容量Ｃ１０２を有
する。
【００３２】次に動作について説明する。グローバルＩ
／Ｏ線対（２）のビット線ＧＩＯ（２）の電位変化が、
ＬレベルからＨレベルへの変化時にグローバルＩ／Ｏ線
対（１）のビット線は結合容量Ｃ２０１によって電位上
昇の影響を受ける。しかし、同時にグローバルＩ／Ｏ線
対（２）のビットバー線ＺＧＩＯ（２）のＨレベルから
Ｌレベルへの変化が起こることで、結合容量Ｃ１０２に
よって電位降下の影響を受け、グローバルＩ／Ｏ線対
（１）のビット線ＧＩＯ（１）への影響は緩和されるこ
とになる。
／Ｏ線対（２）のビット線ＧＩＯ（２）の電位変化が、
ＬレベルからＨレベルへの変化時にグローバルＩ／Ｏ線
対（１）のビット線は結合容量Ｃ２０１によって電位上
昇の影響を受ける。しかし、同時にグローバルＩ／Ｏ線
対（２）のビットバー線ＺＧＩＯ（２）のＨレベルから
Ｌレベルへの変化が起こることで、結合容量Ｃ１０２に
よって電位降下の影響を受け、グローバルＩ／Ｏ線対
（１）のビット線ＧＩＯ（１）への影響は緩和されるこ
とになる。
【００３３】同様に、グローバルＩ／Ｏ線対（１）のビ
ットバー線ＺＧＩＯ（１）は、グローバルＩ／Ｏ線対
（２）のビット線ＧＩＯ（２）との結合容量Ｃ２０２、
およびグローバルＩ／Ｏ線対（２）のビットバー線ＺＧ
ＩＯ（２）との結合容量Ｃ１０１も同一の効果を得る。
同時に、第１の配線層をグローバルＩ／Ｏ線対（１）の
ビット線ＧＩＯ（１）（ビットバー線ＺＧＩＯ
（１））、第３の配線層をグローバルＩ／Ｏ線対（２）
のビット線ＧＩＯ（２）（ビットバー線ＺＧＩＯ
（２））とした立体的構造をとることで、従来例の半分
のチップ占有面積で配線することが可能となる。
ットバー線ＺＧＩＯ（１）は、グローバルＩ／Ｏ線対
（２）のビット線ＧＩＯ（２）との結合容量Ｃ２０２、
およびグローバルＩ／Ｏ線対（２）のビットバー線ＺＧ
ＩＯ（２）との結合容量Ｃ１０１も同一の効果を得る。
同時に、第１の配線層をグローバルＩ／Ｏ線対（１）の
ビット線ＧＩＯ（１）（ビットバー線ＺＧＩＯ
（１））、第３の配線層をグローバルＩ／Ｏ線対（２）
のビット線ＧＩＯ（２）（ビットバー線ＺＧＩＯ
（２））とした立体的構造をとることで、従来例の半分
のチップ占有面積で配線することが可能となる。
【００３４】以上のように、この実施の形態２によれ
ば、２個のグローバルＩ／Ｏ線対のうちの一方のビット
線およびビットバー線を階層的に交錯させることによ
り、他方の対のノイズをキャンセルするとともに多層配
線構造を使用したので、レイアウト面積を半分にできる
効果がある。
ば、２個のグローバルＩ／Ｏ線対のうちの一方のビット
線およびビットバー線を階層的に交錯させることによ
り、他方の対のノイズをキャンセルするとともに多層配
線構造を使用したので、レイアウト面積を半分にできる
効果がある。
【００３５】実施の形態３．図９（ａ）〜（ｃ）は、こ
の実施の形態３の半導体記憶装置を示す平面図であり、
（ａ）は第３の配線層による配線図、（ｂ）は第２の配
線層によるシールド壁としての配線図、（ｃ）は第１の
配線層による配線図であり、これらの組み合わせが複数
のメモリセルに接続されるビット線を選択スイッチによ
り選択して接続されるグローバルＩ／Ｏ線対を示すもの
である。図において、１は第１の配線層、２は第２の配
線層、３は第３の配線層であり、従来例（図１３〜図１
５）との相違点は、単一配線層の使用から第１〜第３の
配線層の使用に変更した点である。
の実施の形態３の半導体記憶装置を示す平面図であり、
（ａ）は第３の配線層による配線図、（ｂ）は第２の配
線層によるシールド壁としての配線図、（ｃ）は第１の
配線層による配線図であり、これらの組み合わせが複数
のメモリセルに接続されるビット線を選択スイッチによ
り選択して接続されるグローバルＩ／Ｏ線対を示すもの
である。図において、１は第１の配線層、２は第２の配
線層、３は第３の配線層であり、従来例（図１３〜図１
５）との相違点は、単一配線層の使用から第１〜第３の
配線層の使用に変更した点である。
【００３６】図１０（ａ），（ｂ）は、それぞれ図９
（ａ）〜（ｃ）におけるV −V 線とVI−VI線に沿った断
面図であり、図１１は図９のVII−VII線に沿った断面図
である。図において、４は半導体基板、５はフィールド
酸化膜等の絶縁層、６は第１の層間絶縁層、７は第２の
層間絶縁層、８は第１の配線層と第２の配線層を接続す
るための第１のビアコンタクト、９は第２の配線層と第
３の配線層を接続するための第２のビアコンタクト、そ
の他の構成は図９（ａ）〜（ｃ）と同様であるから同一
部分には同一符号を付して重複説明を省略する。従来例
との相違点は、単一配線層の使用から上記実施の形態１
および実施の形態２と同様に第１〜第３の配線層の使用
に変更した点である。
（ａ）〜（ｃ）におけるV −V 線とVI−VI線に沿った断
面図であり、図１１は図９のVII−VII線に沿った断面図
である。図において、４は半導体基板、５はフィールド
酸化膜等の絶縁層、６は第１の層間絶縁層、７は第２の
層間絶縁層、８は第１の配線層と第２の配線層を接続す
るための第１のビアコンタクト、９は第２の配線層と第
３の配線層を接続するための第２のビアコンタクト、そ
の他の構成は図９（ａ）〜（ｃ）と同様であるから同一
部分には同一符号を付して重複説明を省略する。従来例
との相違点は、単一配線層の使用から上記実施の形態１
および実施の形態２と同様に第１〜第３の配線層の使用
に変更した点である。
【００３７】従来例では、配線の結合容量が特定のビッ
ト線（ビットバー線）との間にできる構成のため、他の
配線の電位変化に対する影響を受けていた。しかしなが
ら、これにより、第１、第３の配線層を使用していたグ
ローバルＩ／Ｏ線対（１）のビット線（ビットバー線）
と、第１、第３の配線層を使用したグローバルＩ／Ｏ線
対（２）のビット線（ビットバー線）との間に、基準電
圧（例：接地レベル）と接続した第２の配線層を中心に
相互接続した第１〜第３の配線層によるシールド壁を設
けることにより、信号配線相互間の結合容量がなくなり
各信号配線は全て基準電圧との間に結合容量を有するこ
とになる。このことで、各信号配線の電位変化に対する
影響を完全に受けなくすることが可能となる。しかしな
がら、第１〜第３の配線層を使用したシールド壁を設け
ることで配線のチップ占有面積の増大につながる欠点は
あるが、半導体記憶装置の低電圧化に伴い微少電位を取
り扱う回路に対しては有効である。
ト線（ビットバー線）との間にできる構成のため、他の
配線の電位変化に対する影響を受けていた。しかしなが
ら、これにより、第１、第３の配線層を使用していたグ
ローバルＩ／Ｏ線対（１）のビット線（ビットバー線）
と、第１、第３の配線層を使用したグローバルＩ／Ｏ線
対（２）のビット線（ビットバー線）との間に、基準電
圧（例：接地レベル）と接続した第２の配線層を中心に
相互接続した第１〜第３の配線層によるシールド壁を設
けることにより、信号配線相互間の結合容量がなくなり
各信号配線は全て基準電圧との間に結合容量を有するこ
とになる。このことで、各信号配線の電位変化に対する
影響を完全に受けなくすることが可能となる。しかしな
がら、第１〜第３の配線層を使用したシールド壁を設け
ることで配線のチップ占有面積の増大につながる欠点は
あるが、半導体記憶装置の低電圧化に伴い微少電位を取
り扱う回路に対しては有効である。
【００３８】以上のように、この実施の形態３によれ
ば、２個のグローバルＩ／Ｏ線対の間に第１および第３
の配線層を使用したシールド壁を設けることにより相互
間の結合容量がなくなり、低電圧化に伴い微少電位を取
り扱う回路に適用できる効果ががある。
ば、２個のグローバルＩ／Ｏ線対の間に第１および第３
の配線層を使用したシールド壁を設けることにより相互
間の結合容量がなくなり、低電圧化に伴い微少電位を取
り扱う回路に適用できる効果ががある。
【００３９】
【発明の効果】以上のように、この発明によれば、第１
の配線層を第１の共通相補データ線対のビット線とする
とともに第３の配線層を第２の共通相補データ線対のビ
ット線とした場合には、第２の配線層は、第１の共通相
補データ線対のビット線に対して第２の共通相補データ
線対のビット線とビットバー線の重なる面積を均等とす
るとともに第２の共通相補データ線対のビット線に対し
て第１の共通相補データ線対のビット線とビットバー線
の重なる面積を均等とするように構成したので、第１の
共通相補データ線対のビット線と、第２の共通相補デー
タ線対のビット線およびビットバー線との間の結合容量
は、互いに等しくすることができ、しかも第１の共通相
補データ線対のビットバー線と、第２の共通相補データ
線対のビット線およびビットバー線との間の結合容量も
また、互いに等しくすることができる。これにより、第
１の共通相補データ線対のビット線は、第２の共通相補
データ線対のビット線が電位変化（ＬレベルからＨレベ
ルに）をした場合に第１の共通相補データ線対のビット
線と第２の共通相補データ線対のビット線間の結合容量
によって電位の影響を受けたとしても、同時に隣接した
第２の共通相補データ線対のビットバー線がその逆の電
位変化（ＨレベルからＬレベルに）をする事で第１の共
通相補データ線対のビット線と第２の共通相補データ線
対のビットバー線間の結合容量によってその逆の電位の
影響を受ける。従って、第１の共通相補データ線対のビ
ット線への電位の影響は相殺されノイズによる影響を緩
和する効果がある。加えて、第１〜第３の配線層という
多層金属配線を使用する事により、配線レイアウトの占
有面積を縮小する効果がある。
の配線層を第１の共通相補データ線対のビット線とする
とともに第３の配線層を第２の共通相補データ線対のビ
ット線とした場合には、第２の配線層は、第１の共通相
補データ線対のビット線に対して第２の共通相補データ
線対のビット線とビットバー線の重なる面積を均等とす
るとともに第２の共通相補データ線対のビット線に対し
て第１の共通相補データ線対のビット線とビットバー線
の重なる面積を均等とするように構成したので、第１の
共通相補データ線対のビット線と、第２の共通相補デー
タ線対のビット線およびビットバー線との間の結合容量
は、互いに等しくすることができ、しかも第１の共通相
補データ線対のビットバー線と、第２の共通相補データ
線対のビット線およびビットバー線との間の結合容量も
また、互いに等しくすることができる。これにより、第
１の共通相補データ線対のビット線は、第２の共通相補
データ線対のビット線が電位変化（ＬレベルからＨレベ
ルに）をした場合に第１の共通相補データ線対のビット
線と第２の共通相補データ線対のビット線間の結合容量
によって電位の影響を受けたとしても、同時に隣接した
第２の共通相補データ線対のビットバー線がその逆の電
位変化（ＨレベルからＬレベルに）をする事で第１の共
通相補データ線対のビット線と第２の共通相補データ線
対のビットバー線間の結合容量によってその逆の電位の
影響を受ける。従って、第１の共通相補データ線対のビ
ット線への電位の影響は相殺されノイズによる影響を緩
和する効果がある。加えて、第１〜第３の配線層という
多層金属配線を使用する事により、配線レイアウトの占
有面積を縮小する効果がある。
【００４０】また、この発明によれば、第１の配線層を
第１の共通相補データ線対のビットバー線とするととも
に第３の配線層を第２の共通相補データ線対のビットバ
ー線とした場合には、第２の配線層は、第１の共通相補
データ線対のビットバー線に対して第２の共通相補デー
タ線対のビット線とビットバー線の重なる面積を均等と
するとともに、第２の共通相補データ線対のビットバー
線に対して第１の共通相補データ線対のビット線とビッ
トバー線の重なる面積を均等とするように構成したの
で、第１の共通相補データ線対のビットバー線と、第２
の共通相補データ線対のビット線およびビットバー線と
の間の結合容量は、互いに等しくすることができ、しか
も第１の共通相補データ線対のビット線と、第２の共通
相補データ線対のビット線およびビットバー線との間の
結合容量もまた、互いに等しくすることができる。これ
により、上記と同様に、第１の共通相補データ線対のビ
ットバー線は、第２の共通相補データ線対のビットバー
線が電位変化（ＬレベルからＨレベルに）をした場合に
第１の共通相補データ線対のビットバー線と第２の共通
相補データ線対のビットバー線間の結合容量によって電
位の影響を受けたとしても、同時に隣接した第２の共通
相補データ線対のビット線がその逆の電位変化（Ｈレベ
ルからＬレベルに）をする事で第１の共通相補データ線
対のビットバー線と第２の共通相補データ線対のビット
線間の結合容量によってその逆の電位の影響を受ける。
従って、第１の共通相補データ線対のビットバー線への
電位の影響は相殺されノイズによる影響を緩和する効果
がある。加えて、第１〜第３の配線層という多層金属配
線を使用する事により、配線レイアウトの占有面積を縮
小する効果がある。
第１の共通相補データ線対のビットバー線とするととも
に第３の配線層を第２の共通相補データ線対のビットバ
ー線とした場合には、第２の配線層は、第１の共通相補
データ線対のビットバー線に対して第２の共通相補デー
タ線対のビット線とビットバー線の重なる面積を均等と
するとともに、第２の共通相補データ線対のビットバー
線に対して第１の共通相補データ線対のビット線とビッ
トバー線の重なる面積を均等とするように構成したの
で、第１の共通相補データ線対のビットバー線と、第２
の共通相補データ線対のビット線およびビットバー線と
の間の結合容量は、互いに等しくすることができ、しか
も第１の共通相補データ線対のビット線と、第２の共通
相補データ線対のビット線およびビットバー線との間の
結合容量もまた、互いに等しくすることができる。これ
により、上記と同様に、第１の共通相補データ線対のビ
ットバー線は、第２の共通相補データ線対のビットバー
線が電位変化（ＬレベルからＨレベルに）をした場合に
第１の共通相補データ線対のビットバー線と第２の共通
相補データ線対のビットバー線間の結合容量によって電
位の影響を受けたとしても、同時に隣接した第２の共通
相補データ線対のビット線がその逆の電位変化（Ｈレベ
ルからＬレベルに）をする事で第１の共通相補データ線
対のビットバー線と第２の共通相補データ線対のビット
線間の結合容量によってその逆の電位の影響を受ける。
従って、第１の共通相補データ線対のビットバー線への
電位の影響は相殺されノイズによる影響を緩和する効果
がある。加えて、第１〜第３の配線層という多層金属配
線を使用する事により、配線レイアウトの占有面積を縮
小する効果がある。
【００４１】また、この発明によれば、第１および第２
の配線層は、第２の共通相補データ線対のビット線に対
して、第１の共通相補データ線対のビット線およびビッ
トバー線の重なる面積と該ビット線およびビットバー線
が平行になる面積とを均等とし、かつ第２および第３の
配線層は、第１の共通相補データ線対のビット線に対し
て、第２の共通相補データ線対のビット線およびビット
バー線の重なる面積と該ビット線およびビットバー線が
平行になる面積とを均等とするように構成したので、第
１の共通相補データ線対のビット線は、第２の共通相補
データ線対のビット線およびビットバー線との間にそれ
ぞれ結合容量を有し、しかも第２の共通相補データ線対
のビット線も同様に、第１の共通相補データ線対のビッ
ト線およびビットバー線との間にそれぞれ結合容量を有
する。これにより、第２の共通相補データ線対のビット
線は、第１の共通相補データ線対のビット線が電位変化
（ＬレベルからＨレベルに）をした場合に第２の共通相
補データ線対のビット線と第１の共通相補データ線対の
ビット線間の結合容量によって電位の影響を受けたとし
ても、同時に隣接した第１の共通相補データ線対のビッ
トバー線がその逆の電位変化（ＨレベルからＬレベル
に）をする事で第２の共通相補データ線対のビット線と
第１の共通相補データ線対のビットバー線間の結合容量
によってその逆の電位を受ける。従って、第２の共通相
補データ線対のビット線への電位の影響は相殺されノイ
ズによる影響を緩和する効果がある。上記と同様に、第
１の共通相補データ線対のビット線は、第２の共通相補
データ線対のビット線が電位変化（ＬレベルからＨレベ
ルに）をした場合に第１の共通相補データ線対のビット
線と第２の共通相補データ線対のビット線間の結合容量
によって電位の影響を受けたとしても、同時に隣接した
第２の共通相補データ線対のビットバー線がその逆の電
位変化（ＨレベルからＬレベルに）をする事で第１の共
通相補データ線対のビット線と第２の共通相補データ線
対のビットバー線間の結合容量によってその逆の電位を
受ける。従って、第１の共通相補データ線対のビット線
への電位の影響は相殺されノイズによる影響を緩和する
効果がある。加えて、第１〜第３の配線層という多層金
属配線を使用する事により、配線レイアウトの占有面積
を縮小する効果がある。
の配線層は、第２の共通相補データ線対のビット線に対
して、第１の共通相補データ線対のビット線およびビッ
トバー線の重なる面積と該ビット線およびビットバー線
が平行になる面積とを均等とし、かつ第２および第３の
配線層は、第１の共通相補データ線対のビット線に対し
て、第２の共通相補データ線対のビット線およびビット
バー線の重なる面積と該ビット線およびビットバー線が
平行になる面積とを均等とするように構成したので、第
１の共通相補データ線対のビット線は、第２の共通相補
データ線対のビット線およびビットバー線との間にそれ
ぞれ結合容量を有し、しかも第２の共通相補データ線対
のビット線も同様に、第１の共通相補データ線対のビッ
ト線およびビットバー線との間にそれぞれ結合容量を有
する。これにより、第２の共通相補データ線対のビット
線は、第１の共通相補データ線対のビット線が電位変化
（ＬレベルからＨレベルに）をした場合に第２の共通相
補データ線対のビット線と第１の共通相補データ線対の
ビット線間の結合容量によって電位の影響を受けたとし
ても、同時に隣接した第１の共通相補データ線対のビッ
トバー線がその逆の電位変化（ＨレベルからＬレベル
に）をする事で第２の共通相補データ線対のビット線と
第１の共通相補データ線対のビットバー線間の結合容量
によってその逆の電位を受ける。従って、第２の共通相
補データ線対のビット線への電位の影響は相殺されノイ
ズによる影響を緩和する効果がある。上記と同様に、第
１の共通相補データ線対のビット線は、第２の共通相補
データ線対のビット線が電位変化（ＬレベルからＨレベ
ルに）をした場合に第１の共通相補データ線対のビット
線と第２の共通相補データ線対のビット線間の結合容量
によって電位の影響を受けたとしても、同時に隣接した
第２の共通相補データ線対のビットバー線がその逆の電
位変化（ＨレベルからＬレベルに）をする事で第１の共
通相補データ線対のビット線と第２の共通相補データ線
対のビットバー線間の結合容量によってその逆の電位を
受ける。従って、第１の共通相補データ線対のビット線
への電位の影響は相殺されノイズによる影響を緩和する
効果がある。加えて、第１〜第３の配線層という多層金
属配線を使用する事により、配線レイアウトの占有面積
を縮小する効果がある。
【００４２】また、この発明によれば、第１および第２
の配線層は、第２の共通相補データ線対のビットバー線
に対して、第１の共通相補データ線対のビット線および
ビットバー線の重なる面積と該ビット線およびビットバ
ー線が平行になる面積とを均等とし、かつ第２および第
３の配線層は、第１の共通相補データ線対のビットバー
線に対して、第２の共通相補データ線対のビット線およ
びビットバー線の重なる面積と該ビット線およびビット
バー線が平行になる面積とを均等とするように構成した
ので、第１の共通相補データ線対のビットバー線は、第
２の共通相補データ線対のビット線およびビットバー線
との間にそれぞれ結合容量を有し、しかも第２の共通相
補データ線対のビットバー線も同様に、第１の共通相補
データ線対のビット線およびビットバー線との間にそれ
ぞれ結合容量を有する。これにより、上記と同様に、第
２の共通相補データ線対のビットバー線は、第１の共通
相補データ線対のビット線が電位変化（ＬレベルからＨ
レベルに）をした場合に第２の共通相補データ線対のビ
ットバー線と第１の共通相補データ線対のビット線間の
結合容量によって電位の影響を受けたとしても、同時に
隣接した第１の共通相補データ線対のビットバー線がそ
の逆の電位変化（ＨレベルからＬレベルに）をする事で
第２の共通相補データ線対のビットバー線と第１の共通
相補データ線対のビットバー線間の結合容量によってそ
の逆の電位を受ける。従って、第２の共通相補データ線
対のビットバー線への電位の影響は相殺されノイズによ
る影響を緩和する効果がある。上記と同様に、第１の共
通相補データ線対のビットバー線は、第２の共通相補デ
ータ線対のビット線が電位変化（ＬレベルからＨレベル
に）をした場合に第１の共通相補データ線対のビットバ
ー線と第２の共通相補データ線対のビット線間の結合容
量によって電位の影響を受けたとしても、同時に隣接し
た第２の共通相補データ線対のビットバー線がその逆の
電位変化（ＨレベルからＬレベルに）をする事で第１の
共通相補データ線対のビットバー線と第２の共通相補デ
ータ線対のビットバー線間の結合容量によってその逆の
電位を受ける。従って、第１の共通相補データ線対のビ
ットバー線への電位の影響は相殺されノイズによる影響
を緩和する効果がある。加えて、第１〜第３の配線層と
いう多層金属配線を使用する事により、配線レイアウト
の占有面積を縮小する効果がある。
の配線層は、第２の共通相補データ線対のビットバー線
に対して、第１の共通相補データ線対のビット線および
ビットバー線の重なる面積と該ビット線およびビットバ
ー線が平行になる面積とを均等とし、かつ第２および第
３の配線層は、第１の共通相補データ線対のビットバー
線に対して、第２の共通相補データ線対のビット線およ
びビットバー線の重なる面積と該ビット線およびビット
バー線が平行になる面積とを均等とするように構成した
ので、第１の共通相補データ線対のビットバー線は、第
２の共通相補データ線対のビット線およびビットバー線
との間にそれぞれ結合容量を有し、しかも第２の共通相
補データ線対のビットバー線も同様に、第１の共通相補
データ線対のビット線およびビットバー線との間にそれ
ぞれ結合容量を有する。これにより、上記と同様に、第
２の共通相補データ線対のビットバー線は、第１の共通
相補データ線対のビット線が電位変化（ＬレベルからＨ
レベルに）をした場合に第２の共通相補データ線対のビ
ットバー線と第１の共通相補データ線対のビット線間の
結合容量によって電位の影響を受けたとしても、同時に
隣接した第１の共通相補データ線対のビットバー線がそ
の逆の電位変化（ＨレベルからＬレベルに）をする事で
第２の共通相補データ線対のビットバー線と第１の共通
相補データ線対のビットバー線間の結合容量によってそ
の逆の電位を受ける。従って、第２の共通相補データ線
対のビットバー線への電位の影響は相殺されノイズによ
る影響を緩和する効果がある。上記と同様に、第１の共
通相補データ線対のビットバー線は、第２の共通相補デ
ータ線対のビット線が電位変化（ＬレベルからＨレベル
に）をした場合に第１の共通相補データ線対のビットバ
ー線と第２の共通相補データ線対のビット線間の結合容
量によって電位の影響を受けたとしても、同時に隣接し
た第２の共通相補データ線対のビットバー線がその逆の
電位変化（ＨレベルからＬレベルに）をする事で第１の
共通相補データ線対のビットバー線と第２の共通相補デ
ータ線対のビットバー線間の結合容量によってその逆の
電位を受ける。従って、第１の共通相補データ線対のビ
ットバー線への電位の影響は相殺されノイズによる影響
を緩和する効果がある。加えて、第１〜第３の配線層と
いう多層金属配線を使用する事により、配線レイアウト
の占有面積を縮小する効果がある。
【００４３】また、この発明によれば、第１の配線層を
第１の共通相補データ線対および第２の共通相補データ
線対のビット線に割り当てるとともに、第３の配線層を
第１の共通相補データ線対および第２の共通相補データ
線対のビットバー線に割り当てる場合には、ビット線お
よびビットバー線にならない第１および第３の配線層の
うちの少なくとも一方は、第２の配線層とコンタクトを
介して互いに接続するように構成したので、信号配線と
はならず基準電圧と接続した第２の配線層と接続する第
１および第３の配線部分を前記の共通相補データ線対の
ビット線ないしビットバー線間に介在させることによ
り、これらの信号配線間の結合容量をなくし、各信号間
の結合容量は全て基準電圧との間に持つ事となり、各信
号配線の電位変化に対する影響を排除できる効果があ
る。したがって、半導体記憶装置の低電圧化に伴う微少
電位で動作する回路に適用できる効果がある。
第１の共通相補データ線対および第２の共通相補データ
線対のビット線に割り当てるとともに、第３の配線層を
第１の共通相補データ線対および第２の共通相補データ
線対のビットバー線に割り当てる場合には、ビット線お
よびビットバー線にならない第１および第３の配線層の
うちの少なくとも一方は、第２の配線層とコンタクトを
介して互いに接続するように構成したので、信号配線と
はならず基準電圧と接続した第２の配線層と接続する第
１および第３の配線部分を前記の共通相補データ線対の
ビット線ないしビットバー線間に介在させることによ
り、これらの信号配線間の結合容量をなくし、各信号間
の結合容量は全て基準電圧との間に持つ事となり、各信
号配線の電位変化に対する影響を排除できる効果があ
る。したがって、半導体記憶装置の低電圧化に伴う微少
電位で動作する回路に適用できる効果がある。
【００４４】また、この発明によれば、第１の配線層を
第１の共通相補データ線対および第２の共通相補データ
線対のビットバー線に割り当てるとともに、第３の配線
層を第１の共通相補データ線対および第２の共通相補デ
ータ線対のビット線に割り当てる場合には、ビット線お
よびビットバー線にならない第１および第３の配線層の
うちの少なくとも一方は、第２の配線層とコンタクトを
介して互いに接続するように構成したので、上記と同様
に、信号配線とはならず基準電圧と接続した第２の配線
層と接続する第１および第３の配線部分を前記の共通相
補データ線対のビット線ないしビットバー線間に介在さ
せることにより、これらの信号配線間の結合容量をなく
し、各信号間の結合容量は全て基準電圧との間に持つ事
となり、各信号配線の電位変化に対する影響を排除でき
る効果がある。
第１の共通相補データ線対および第２の共通相補データ
線対のビットバー線に割り当てるとともに、第３の配線
層を第１の共通相補データ線対および第２の共通相補デ
ータ線対のビット線に割り当てる場合には、ビット線お
よびビットバー線にならない第１および第３の配線層の
うちの少なくとも一方は、第２の配線層とコンタクトを
介して互いに接続するように構成したので、上記と同様
に、信号配線とはならず基準電圧と接続した第２の配線
層と接続する第１および第３の配線部分を前記の共通相
補データ線対のビット線ないしビットバー線間に介在さ
せることにより、これらの信号配線間の結合容量をなく
し、各信号間の結合容量は全て基準電圧との間に持つ事
となり、各信号配線の電位変化に対する影響を排除でき
る効果がある。
【００４５】また、この発明によれば、第１の配線層を
第１の共通相補データ線対のビット線および第２の共通
相補データ線対のビットバー線に割り当てるとともに、
第３の配線層を第１の共通相補データ線対のビットバー
線および第２の共通相補データ線対のビット線に割り当
てる場合には、ビット線およびビットバー線にならない
上記第１および第３の配線層のうちの少なくとも一方
は、第２の配線層とコンタクトを介して互いに接続する
ように構成したので、上記と同様に、信号配線とはなら
ず基準電圧と接続した第２の配線層と接続する第１およ
び第３の配線部分を前記の共通相補データ線対のビット
線ないしビットバー線間に介在させる事により、上記と
同様に、これらの信号配線間の結合容量をなくし、各信
号間の結合容量は全て基準電圧との間に持つ事となり、
各信号配線の電位変化に対する影響を排除できる効果が
ある。
第１の共通相補データ線対のビット線および第２の共通
相補データ線対のビットバー線に割り当てるとともに、
第３の配線層を第１の共通相補データ線対のビットバー
線および第２の共通相補データ線対のビット線に割り当
てる場合には、ビット線およびビットバー線にならない
上記第１および第３の配線層のうちの少なくとも一方
は、第２の配線層とコンタクトを介して互いに接続する
ように構成したので、上記と同様に、信号配線とはなら
ず基準電圧と接続した第２の配線層と接続する第１およ
び第３の配線部分を前記の共通相補データ線対のビット
線ないしビットバー線間に介在させる事により、上記と
同様に、これらの信号配線間の結合容量をなくし、各信
号間の結合容量は全て基準電圧との間に持つ事となり、
各信号配線の電位変化に対する影響を排除できる効果が
ある。
【００４６】また、この発明によれば、上記発明の効果
に於いて各構成と同一構成をとる第４、第５および第６
の配線層を追加使用する事により、上記効果を得ながら
レイアウトの占有面積を縮小できる効果がある。
に於いて各構成と同一構成をとる第４、第５および第６
の配線層を追加使用する事により、上記効果を得ながら
レイアウトの占有面積を縮小できる効果がある。
【図１】 この発明の実施の形態１による半導体記憶装
置の平面図である。
置の平面図である。
【図２】 この発明の実施の形態１による半導体記憶装
置の断面図である。
置の断面図である。
【図３】 この発明の実施の形態１による半導体記憶装
置の斜視図である。
置の斜視図である。
【図４】 この発明の実施の形態１による半導体記憶装
置の配線電位の相関図である。
置の配線電位の相関図である。
【図５】 この発明の実施の形態２による半導体記憶装
置の平面図である。
置の平面図である。
【図６】 この発明の実施の形態２による半導体記憶装
置の断面図である。
置の断面図である。
【図７】 この発明の実施の形態２による半導体記憶装
置の斜視図である。
置の斜視図である。
【図８】 この発明の実施の形態２による半導体記憶装
置の配線電位の相関図である。
置の配線電位の相関図である。
【図９】 この発明の実施の形態３による半導体記憶装
置の平面図である。
置の平面図である。
【図１０】 この発明の実施の形態３による半導体記憶
装置の断面図である。
装置の断面図である。
【図１１】 この発明の実施の形態３による半導体記憶
装置の断面図である。
装置の断面図である。
【図１２】 従来の半導体記憶装置の概略回路構成図で
ある。
ある。
【図１３】 従来の半導体記憶装置の平面図である。
【図１４】 従来の半導体記憶装置の断面図である。
【図１５】 従来の半導体記憶装置の斜視図である。
【図１６】 従来の半導体記憶装置の配線電位の相関図
である。
である。
１ 第１の配線層、２ 第２の配線層、３ 第３の配線
層、４ 半導体基板、５ フィールド酸化膜等の絶縁
層、６ 第１の層間絶縁層、７ 第２の層間絶縁層、８
第１のビアコンタクト、９ 第２のビアコンタクト、
ＧＩＯ（ｎ） ビット線、ＺＧＩＯ（ｎ） ビットバー
線。
層、４ 半導体基板、５ フィールド酸化膜等の絶縁
層、６ 第１の層間絶縁層、７ 第２の層間絶縁層、８
第１のビアコンタクト、９ 第２のビアコンタクト、
ＧＩＯ（ｎ） ビット線、ＺＧＩＯ（ｎ） ビットバー
線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 城島 清之 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 中島 三智雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 畠中 真 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 都木 秀樹 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 斎藤 剛 長崎県諫早市貝津町1830番地25 イサハヤ 電子株式会社内
Claims (8)
- 【請求項１】 複数のメモリセルに接続されるビット線
およびビットバー線からなる相補データ線と、半導体基
板上に順に形成された第１、第２および第３の配線層
と、第１および第２の配線層を第１のビアコンタクトを
介して接続したビット線およびビットバー線からなる第
１の共通相補データ線対と、第２および第３の配線層を
第２のビアコンタクトを介して接続したビット線および
ビットバー線からなる第２の共通相補データ線対と、上
記相補データ線のビット線およびビットバー線を選択し
て上記第１および第２の共通相補データ線対のビット線
およびビットバー線をそれぞれ接続する選択スイッチと
を具備した半導体記憶装置において、 上記第１の配線層を上記第１の共通相補データ線対のビ
ット線とするとともに上記第３の配線層を上記第２の共
通相補データ線対のビット線とした場合には、上記第２
の配線層は、上記第１の共通相補データ線対のビット線
に対して上記第２の共通相補データ線対のビット線とビ
ットバー線の重なる面積を均等とするとともに、上記第
２の共通相補データ線対のビット線に対して上記第１の
共通相補データ線対のビット線とビットバー線の重なる
面積を均等とすることを特徴とする半導体記憶装置。 - 【請求項２】 複数のメモリセルに接続されるビット線
およびビットバー線からなる相補データ線と、半導体基
板上に順に形成された第１、第２および第３の配線層
と、第１および第２の配線層を第１のビアコンタクトを
介して接続したビット線およびビットバー線からなる第
１の共通相補データ線対と、第２および第３の配線層を
第２のビアコンタクトを介して接続したビット線および
ビットバー線からなる第２の共通相補データ線対と、上
記相補データ線のビット線およびビットバー線を選択し
て上記第１および第２の共通相補データ線対のビット線
およびビットバー線をそれぞれ接続する選択スイッチと
を具備した半導体記憶装置において、 上記第１の配線層を上記第１の共通相補データ線対のビ
ットバー線とするとともに上記第３の配線層を上記第２
の共通相補データ線対のビットバー線とした場合には、
上記第２の配線層は、上記第１の共通相補データ線対の
ビットバー線に対して上記第２の共通相補データ線対の
ビット線とビットバー線の重なる面積を均等とするとと
もに、上記第２の共通相補データ線対のビットバー線に
対して上記第１の共通相補データ線対のビット線とビッ
トバー線の重なる面積を均等とすることを特徴とする半
導体記憶装置。 - 【請求項３】 複数のメモリセルに接続されるビット線
およびビットバー線からなる相補データ線と、半導体基
板上に順に形成された第１、第２および第３の配線層
と、第１および第２の配線層を第１のビアコンタクトを
介して接続したビット線と第１の配線層からなるビット
バー線とからなる第１の共通相補データ線対と、第２お
よび第３の配線層を第２のビアコンタクトを介して接続
したビット線と第３の配線層からなるビットバー線から
なる第２の共通相補データ線対と、上記相補データ線の
ビット線およびビットバー線を選択して上記第１および
第２の共通相補データ線対のビット線およびビットバー
線をそれぞれ接続する選択スイッチとを具備した半導体
記憶装置において、 上記第１および第２の配線層は、上記第２の共通相補デ
ータ線対のビット線に対して、上記第１の共通相補デー
タ線対のビット線およびビットバー線の重なる面積と該
ビット線およびビットバー線が平行になる面積とを均等
とし、かつ上記第２および第３の配線層は、上記第１の
共通相補データ線対のビット線に対して、上記第２の共
通相補データ線対のビット線およびビットバー線の重な
る面積と該ビット線およびビットバー線が平行になる面
積とを均等とすることを特徴とする半導体記憶装置。 - 【請求項４】 複数のメモリセルに接続されるビット線
およびビットバー線からなる相補データ線と、半導体基
板上に順に形成された第１、第２および第３の配線層
と、第１および第２の配線層を第１のビアコンタクトを
介して接続したビットバー線と第１の配線層からなるビ
ット線とからなる第１の共通相補データ線対と、第２お
よび第３の配線層を第２のビアコンタクトを介して接続
したビットバー線と第３の配線層からなるビット線とか
らなる第２の共通相補データ線対と、上記相補データ線
のビット線およびビットバー線を選択して上記第１およ
び第２の共通相補データ線対のビット線およびビットバ
ー線をそれぞれ接続する選択スイッチとを具備した半導
体記憶装置において、 上記第１および第２の配線層は、第２の共通相補データ
線対のビットバー線に対して、第１の共通相補データ線
対のビット線およびビットバー線の重なる面積と該ビッ
ト線およびビットバー線が平行になる面積とを均等と
し、かつ上記第２および第３の配線層は、上記第１の共
通相補データ線対のビットバー線に対して、上記第２の
共通相補データ線対のビット線およびビットバー線の重
なる面積と該ビット線およびビットバー線が平行になる
面積とを均等とすることを特徴とする半導体記憶装置。 - 【請求項５】 複数のメモリセルに接続されるビット線
およびビットバー線からなる相補データ線と、半導体基
板上に順に形成された第１、第２および第３の配線層
と、上記第１および第３の配線層に対してビット線およ
びビットバー線を割り当てた第１の共通相補データ線対
と、上記第１および第３の配線層に対してビット線およ
びビットバー線を割り当てた第２の共通相補データ線対
と、上記相補データ線のビット線およびビットバー線を
選択して上記第１および第２の共通相補データ線対のビ
ット線およびビットバー線をそれぞれ接続する選択スイ
ッチとを具備した半導体記憶装置において、 上記第１の配線層を上記第１の共通相補データ線対およ
び上記第２の共通相補データ線対のビット線に割り当て
るとともに、上記第３の配線層を上記第１の共通相補デ
ータ線対および上記第２の共通相補データ線対のビット
バー線に割り当てる場合には、ビット線およびビットバ
ー線にならない上記第１および第３の配線層のうちの少
なくとも一方は、上記第２の配線層とコンタクトを介し
て互いに接続することを特徴とする半導体記憶装置。 - 【請求項６】 複数のメモリセルに接続されるビット線
およびビットバー線からなる相補データ線と、半導体基
板上に順に形成された第１、第２および第３の配線層
と、上記第１および第３の配線層に対してビット線およ
びビットバー線を割り当てた第１の共通相補データ線対
と、上記第１および第３の配線層に対してビット線およ
びビットバー線を割り当てた第２の共通相補データ線対
と、上記相補データ線のビット線およびビットバー線を
選択して上記第１および第２の共通相補データ線対のビ
ット線およびビットバー線をそれぞれ接続する選択スイ
ッチとを具備した半導体記憶装置において、 上記第１の配線層を上記第１の共通相補データ線対およ
び上記第２の共通相補データ線対のビットバー線に割り
当てるとともに、上記第３の配線層を上記第１の共通相
補データ線対および第２の共通相補データ線対のビット
線に割り当てる場合には、ビット線およびビットバー線
にならない上記第１および第３の配線層のうちの少なく
とも一方は、上記第２の配線層とコンタクトを介して互
いに接続することを特徴とする半導体記憶装置。 - 【請求項７】 複数のメモリセルに接続されるビット線
およびビットバー線からなる相補データ線と、半導体基
板上に順に形成された第１、第２および第３の配線層
と、上記第１および第３の配線層に対してビット線およ
びビットバー線を割り当てた第１の共通相補データ線対
と、上記第１および第３の配線層に対してビット線およ
びビットバー線を割り当てた第２の共通相補データ線対
と、上記相補データ線のビット線およびビットバー線を
選択して上記第１および第２の共通相補データ線対のビ
ット線およびビットバー線をそれぞれ接続する選択スイ
ッチとを具備した半導体記憶装置において、 上記第１の配線層を上記第１の共通相補データ線対のビ
ット線および上記第２の共通相補データ線対のビットバ
ー線に割り当てるとともに、上記第３の配線層を上記第
１の共通相補データ線対のビットバー線および第２の共
通相補データ線対のビット線に割り当てる場合には、ビ
ット線およびビットバー線にならない上記第１および第
３の配線層のうちの少なくとも一方は、上記第２の配線
層とコンタクトを介して互いに接続することを特徴とす
る半導体記憶装置。 - 【請求項８】 請求項１から請求項７記載の半導体記憶
装置において、第１、第２および第３の配線層と同一構
成をなす、第４、第５および第６の配線層をもつ事を特
徴とする半導体記憶装置。
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