JPH1022402A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1022402A JPH1022402A JP8171976A JP17197696A JPH1022402A JP H1022402 A JPH1022402 A JP H1022402A JP 8171976 A JP8171976 A JP 8171976A JP 17197696 A JP17197696 A JP 17197696A JP H1022402 A JPH1022402 A JP H1022402A
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- JP
- Japan
- Prior art keywords
- bit lines
- memory cell
- semiconductor device
- line
- nblb
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Abstract
(57)【要約】
【課題】 メモリセルにデータの出し入れを行うビット
線における各ビット線間の寄生容量を減少させ、カップ
リングノイズの影響による誤動作を防止することが可能
な半導体装置を提供する。 【解決手段】 データの記憶を行うメモリセルと、この
メモリセルへのデータの読み書きを行うビット線と、メ
モリセルの選択を行うワード線とを用いて構成される半
導体装置において、隣り合うビット線がそれぞれ異なる
配線層に配設された構成とする。
線における各ビット線間の寄生容量を減少させ、カップ
リングノイズの影響による誤動作を防止することが可能
な半導体装置を提供する。 【解決手段】 データの記憶を行うメモリセルと、この
メモリセルへのデータの読み書きを行うビット線と、メ
モリセルの選択を行うワード線とを用いて構成される半
導体装置において、隣り合うビット線がそれぞれ異なる
配線層に配設された構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくは半導体装置を構成しているビット線の配設位置
に関するものである。
詳しくは半導体装置を構成しているビット線の配設位置
に関するものである。
【０００２】
【従来の技術】近年の半導体装置においては、チップサ
イズを縮小するために、その配線構造を３層以上の多層
配線としている。ところが、メモリセルに限った場合、
３層以上の多層配線としても、チップサイズ縮小の効果
はほとんど得られない。そのためメモリセルについて
は、近年においても従来と同様の２層以下の配線構造で
設計されている。
イズを縮小するために、その配線構造を３層以上の多層
配線としている。ところが、メモリセルに限った場合、
３層以上の多層配線としても、チップサイズ縮小の効果
はほとんど得られない。そのためメモリセルについて
は、近年においても従来と同様の２層以下の配線構造で
設計されている。
【０００３】図３は、半導体装置の一部分の回路図を示
し、具体的には２ポートＲＡＭを構成するメモリセルの
回路図を示している。この図３において、２０はラッチ
用インバータ、２１はＮＭＯＳトランジスタ、ＢＬＢは
Ｂポートの正論理ビット線、ＢＬＡはＡポートの正論理
ビット線、ＮＢＬＡはＡポートの負論理ビット線、ＮＢ
ＬＢはＢポートの負論理ビット線、ＷＬＡはＡポートの
ワード線、ＷＬＢはＢポートのワード線である。
し、具体的には２ポートＲＡＭを構成するメモリセルの
回路図を示している。この図３において、２０はラッチ
用インバータ、２１はＮＭＯＳトランジスタ、ＢＬＢは
Ｂポートの正論理ビット線、ＢＬＡはＡポートの正論理
ビット線、ＮＢＬＡはＡポートの負論理ビット線、ＮＢ
ＬＢはＢポートの負論理ビット線、ＷＬＡはＡポートの
ワード線、ＷＬＢはＢポートのワード線である。
【０００４】図４は、従来の２ポートＲＡＭのメモリセ
ルマスクレイアウトの平面図を示している。この図４に
おいて、１は拡散層領域マスクパターン、２はコンタク
トホールマスクパターン、３はゲート電極マスクパター
ン、４は第１層メタルマスクパターン、５は第１ビアホ
ールマスクパターン、６は第２層メタルマスクパターン
である。また、９は接地電位電源線であり、ＢＬＢ、Ｂ
ＬＡ、ＮＢＬＡ、ＮＢＬＢ、ＷＬＡおよびＷＬＢは図３
における各ビット線および各ワード線に対応している。
ルマスクレイアウトの平面図を示している。この図４に
おいて、１は拡散層領域マスクパターン、２はコンタク
トホールマスクパターン、３はゲート電極マスクパター
ン、４は第１層メタルマスクパターン、５は第１ビアホ
ールマスクパターン、６は第２層メタルマスクパターン
である。また、９は接地電位電源線であり、ＢＬＢ、Ｂ
ＬＡ、ＮＢＬＡ、ＮＢＬＢ、ＷＬＡおよびＷＬＢは図３
における各ビット線および各ワード線に対応している。
【０００５】図５は、図４におけるＩ−Ｉ間の断面図を
示している。この図５において、１０は半導体基板、１
１はＬＯＣＯＳ、１２は第１層間膜、１３は第２層間
膜、１４は保護膜である。また、ＢＬＢ、ＢＬＡ、ＮＢ
ＬＡ、ＮＢＬＢおよび接地電位電源線９は、第２層メタ
ルの配線層内において各々平行に配置されている。
示している。この図５において、１０は半導体基板、１
１はＬＯＣＯＳ、１２は第１層間膜、１３は第２層間
膜、１４は保護膜である。また、ＢＬＢ、ＢＬＡ、ＮＢ
ＬＡ、ＮＢＬＢおよび接地電位電源線９は、第２層メタ
ルの配線層内において各々平行に配置されている。
【０００６】以上のように構成されている半導体装置の
動作を以下に説明する。図６は、メモリセルの初期値が
“０”の場合に、すなわち図３の回路図においてＮ１が
“Ｈ”、Ｎ２が“Ｌ”の場合に、Ａポートからメモリセ
ルに“１”のデータの書き込みを開始した直後、Ｂポー
トから“０”のデータの読み出しを行なう場合の信号波
形図を示している。
動作を以下に説明する。図６は、メモリセルの初期値が
“０”の場合に、すなわち図３の回路図においてＮ１が
“Ｈ”、Ｎ２が“Ｌ”の場合に、Ａポートからメモリセ
ルに“１”のデータの書き込みを開始した直後、Ｂポー
トから“０”のデータの読み出しを行なう場合の信号波
形図を示している。
【０００７】まずＡポートからメモリセルに対する
“１”のデータの書き込みを行うためには、図３の回路
図には示されていない回路で、ビット線ＢＬＡとＮＢＬ
Ａとが時間ｔ０からｔ１まで“Ｈ”レベルにプリチャー
ジおよびイコライズされる。次にＡポートのワード線Ｗ
ＬＡを、所定時間経過後ｔ２からｔ６の期間“Ｈ”レベ
ルに設定すると同時に、書き込みデータを供給するため
にＮＢＬＡの信号線は“Ｌ”レベルに設定し、ＢＬＡの
信号線は“Ｈ”レベルに設定している。その結果ｔ５に
おいて、メモリセルのラッチ用インバータ２０の出力Ｎ
１，Ｎ２の電位が反転し“１”のデータの書き込みが行
なわれる。その後、ｔ８からｔ１０の期間はＢＬＡとＮ
ＢＬＡにプリチャージおよびイコライズが行なわれて共
に“Ｈ”レベルに設定される。
“１”のデータの書き込みを行うためには、図３の回路
図には示されていない回路で、ビット線ＢＬＡとＮＢＬ
Ａとが時間ｔ０からｔ１まで“Ｈ”レベルにプリチャー
ジおよびイコライズされる。次にＡポートのワード線Ｗ
ＬＡを、所定時間経過後ｔ２からｔ６の期間“Ｈ”レベ
ルに設定すると同時に、書き込みデータを供給するため
にＮＢＬＡの信号線は“Ｌ”レベルに設定し、ＢＬＡの
信号線は“Ｈ”レベルに設定している。その結果ｔ５に
おいて、メモリセルのラッチ用インバータ２０の出力Ｎ
１，Ｎ２の電位が反転し“１”のデータの書き込みが行
なわれる。その後、ｔ８からｔ１０の期間はＢＬＡとＮ
ＢＬＡにプリチャージおよびイコライズが行なわれて共
に“Ｈ”レベルに設定される。
【０００８】一方Ｂポートからのデータの読み出しを行
うためには、ビット線ＢＬＢとＮＢＬＢとが時間ｔ０か
らｔ３まで図３の回路図には示されていない回路で
“Ｈ”レベルにプリチャージおよびイコライズされる。
次にＢポートのワード線ＷＬＢをｔ３からｔ７の期間
“Ｈ”レベルに設定する。そうすると、ビット線間のカ
ップリングの影響のない理想的な場合には、図６の
（ア）に示すように、ｔ３からｔ５の期間はメモリセル
の初期値“０”のデータが読み出され、ｔ５からｔ９の
期間はＡポートからメモリセルに書き込まれた“１”の
データがビット線ＢＬＢとＮＢＬＢから読み出される。
そのため、メモリセルの初期値“０”の読み出しはｔ３
からｔ５までの間にセンスアンプを活性化させることで
読み出すことができる。ｔ９からｔ１０の期間はＢＬＢ
とＮＢＬＢにプリチャージおよびイコライズが行なわれ
て共に“Ｈ”レベルになる。
うためには、ビット線ＢＬＢとＮＢＬＢとが時間ｔ０か
らｔ３まで図３の回路図には示されていない回路で
“Ｈ”レベルにプリチャージおよびイコライズされる。
次にＢポートのワード線ＷＬＢをｔ３からｔ７の期間
“Ｈ”レベルに設定する。そうすると、ビット線間のカ
ップリングの影響のない理想的な場合には、図６の
（ア）に示すように、ｔ３からｔ５の期間はメモリセル
の初期値“０”のデータが読み出され、ｔ５からｔ９の
期間はＡポートからメモリセルに書き込まれた“１”の
データがビット線ＢＬＢとＮＢＬＢから読み出される。
そのため、メモリセルの初期値“０”の読み出しはｔ３
からｔ５までの間にセンスアンプを活性化させることで
読み出すことができる。ｔ９からｔ１０の期間はＢＬＢ
とＮＢＬＢにプリチャージおよびイコライズが行なわれ
て共に“Ｈ”レベルになる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来技術に係る半導体装置においては、通常、ビット線と
ビット線との間隔は最小間隔で配置されるので、ビット
線電位の変化に伴い、カップリング容量に起因して隣接
するビット線どうしが影響を受ける。
来技術に係る半導体装置においては、通常、ビット線と
ビット線との間隔は最小間隔で配置されるので、ビット
線電位の変化に伴い、カップリング容量に起因して隣接
するビット線どうしが影響を受ける。
【００１０】図６の（イ）は、ビット線カップリングが
起きている場合の、ビット線ＢＬＢとＮＢＬＢとから読
み出されるデータを示している。すなわち、“１”のデ
ータの書き込みを行なうため、ＮＢＬＡは時間ｔ１から
“Ｌ”レベルに設定されるが、これにカップリングして
隣接するＮＢＬＢの電位も下がり、ｔ３からｔ４の期間
において、“０”のデータを読み出すためにＢＬＢより
もレベルが高いはずのＮＢＬＢのレベルの方が低くなっ
てしまう。
起きている場合の、ビット線ＢＬＢとＮＢＬＢとから読
み出されるデータを示している。すなわち、“１”のデ
ータの書き込みを行なうため、ＮＢＬＡは時間ｔ１から
“Ｌ”レベルに設定されるが、これにカップリングして
隣接するＮＢＬＢの電位も下がり、ｔ３からｔ４の期間
において、“０”のデータを読み出すためにＢＬＢより
もレベルが高いはずのＮＢＬＢのレベルの方が低くなっ
てしまう。
【００１１】微細化の進んだルールの場合、例えばメモ
リセルのビット線幅が１μｍ、ビット線間隔が１μｍで
２５６ビット配列されると、隣接するビット線間どうし
の容量が０．０６ｐＦ存在し、また、ビット線と半導体
基板間の容量は０．６６ｐＦ存在する。この場合には、
３Ｖの電源電圧でＮＢＬＢには約２００ｍＶのカップリ
ングに起因する電位変動が発生し、ｔ３からｔ４の期間
でセンスアンプによりＢＬＢとＮＢＬＢのデータを増幅
して読みだした場合に間違って“１”のデータが読み出
される。
リセルのビット線幅が１μｍ、ビット線間隔が１μｍで
２５６ビット配列されると、隣接するビット線間どうし
の容量が０．０６ｐＦ存在し、また、ビット線と半導体
基板間の容量は０．６６ｐＦ存在する。この場合には、
３Ｖの電源電圧でＮＢＬＢには約２００ｍＶのカップリ
ングに起因する電位変動が発生し、ｔ３からｔ４の期間
でセンスアンプによりＢＬＢとＮＢＬＢのデータを増幅
して読みだした場合に間違って“１”のデータが読み出
される。
【００１２】本発明はこのような課題を解決するために
なされたもので、メモリセルにデータの出し入れを行う
ビット線の各ビット線間において、カップリングノイズ
の影響を抑えることができる半導体装置を提供すること
を目的とする。
なされたもので、メモリセルにデータの出し入れを行う
ビット線の各ビット線間において、カップリングノイズ
の影響を抑えることができる半導体装置を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
の本発明は、データの記憶を行うメモリセルと、このメ
モリセルの制御を行うビット線とワード線とを用いて構
成される半導体装置において、隣り合う前記ビット線が
それぞれ異なる配線層に配設されていることを特徴とす
る。
の本発明は、データの記憶を行うメモリセルと、このメ
モリセルの制御を行うビット線とワード線とを用いて構
成される半導体装置において、隣り合う前記ビット線が
それぞれ異なる配線層に配設されていることを特徴とす
る。
【００１４】このように構成された本発明に係る半導体
装置によれば、隣り合うビット線を、異なる配線層を使
い分けることで立体的に配置したので、各ビット線間の
距離を離すことが可能となる。したがって、ビット線間
の寄生容量を減らしてカップリングによるノイズの影響
を抑え、ビット線間カップリングによる誤動作を防止す
ることができる。
装置によれば、隣り合うビット線を、異なる配線層を使
い分けることで立体的に配置したので、各ビット線間の
距離を離すことが可能となる。したがって、ビット線間
の寄生容量を減らしてカップリングによるノイズの影響
を抑え、ビット線間カップリングによる誤動作を防止す
ることができる。
【００１５】また、上記目的を達成するための本発明の
他の構成は、データの記憶を行うメモリセルと、このメ
モリセルへのデータの読み書きを行うビット線と、前記
メモリセルの選択を行うワード線とを用いて構成される
半導体装置において、隣り合う前記ビット線がそれぞれ
異なる配線層に配設されていることを特徴とし、さら
に、前記ビット線が正論理ビット線と負論理ビット線と
を用いて構成されていることが好ましい。
他の構成は、データの記憶を行うメモリセルと、このメ
モリセルへのデータの読み書きを行うビット線と、前記
メモリセルの選択を行うワード線とを用いて構成される
半導体装置において、隣り合う前記ビット線がそれぞれ
異なる配線層に配設されていることを特徴とし、さら
に、前記ビット線が正論理ビット線と負論理ビット線と
を用いて構成されていることが好ましい。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の実施形態に係る
半導体装置の平面図を示し、具体的には２ポートＲＡＭ
のメモリセルマスクレイアウトの平面図を示している。
この図１において、１は拡散層領域マスクパターン、２
はコンタクトホールマスクパターン、３はゲート電極マ
スクパターン、４は第１層メタルマスクパターン、５は
第１ビアホールマスクパターン、６は第２層メタルマス
クパターン、７は第２ビアホールマスクパターン、８は
第３層メタルマスクパターンである。また、９は接地電
位電源線であり、ＢＬＢ、ＢＬＡ、ＮＢＬＡ、ＮＢＬ
Ｂ、ＷＬＡおよびＷＬＢは図３における各ビット線およ
び各ワード線に対応している。
に基づいて説明する。図１は、本発明の実施形態に係る
半導体装置の平面図を示し、具体的には２ポートＲＡＭ
のメモリセルマスクレイアウトの平面図を示している。
この図１において、１は拡散層領域マスクパターン、２
はコンタクトホールマスクパターン、３はゲート電極マ
スクパターン、４は第１層メタルマスクパターン、５は
第１ビアホールマスクパターン、６は第２層メタルマス
クパターン、７は第２ビアホールマスクパターン、８は
第３層メタルマスクパターンである。また、９は接地電
位電源線であり、ＢＬＢ、ＢＬＡ、ＮＢＬＡ、ＮＢＬ
Ｂ、ＷＬＡおよびＷＬＢは図３における各ビット線およ
び各ワード線に対応している。
【００１７】図２は、図１におけるＩ−Ｉ間の断面図を
示している。この図２において、１０は半導体基板、１
１はＬＯＣＯＳ、１２は第１層間膜、１３は第２層間
膜、１４は保護膜である。本実施形態においては、この
図２に示すように、ＢＬＢ、ＮＢＬＡおよび接地電位電
源線９が第２層メタルの配線層で各々平行に配置され、
ＢＬＡおよびＮＢＬＢが第３メタルの配線層で平行に配
置される。
示している。この図２において、１０は半導体基板、１
１はＬＯＣＯＳ、１２は第１層間膜、１３は第２層間
膜、１４は保護膜である。本実施形態においては、この
図２に示すように、ＢＬＢ、ＮＢＬＡおよび接地電位電
源線９が第２層メタルの配線層で各々平行に配置され、
ＢＬＡおよびＮＢＬＢが第３メタルの配線層で平行に配
置される。
【００１８】以上のように構成された本実施形態に係る
半導体装置によれば、例えば、メモリセルのビット線幅
が１μｍ、各ビット線の間隔が１μｍ、第２層メタルと
第３層メタル間が１μｍの場合、カップリングの影響を
受けるＢＬＢとＢＬＡとの間隔、およびＮＢＬＡとＮＢ
ＬＢとの間隔は対角方向でそれぞれ１．４μｍとなる。
図５で示されている従来技術に係る半導体装置において
は、先に述べたようにＢＬＢ、ＢＬＡ、ＮＢＬＡおよび
ＮＢＬＢが第２層メタルの配線層内に各々平行に配置さ
れているから、各ビット線の間隔は１μｍとなる。した
がって、本実施形態に係る半導体装置のような構成とす
れば、各ビット線の間隔を容易に広げることができる。
半導体装置によれば、例えば、メモリセルのビット線幅
が１μｍ、各ビット線の間隔が１μｍ、第２層メタルと
第３層メタル間が１μｍの場合、カップリングの影響を
受けるＢＬＢとＢＬＡとの間隔、およびＮＢＬＡとＮＢ
ＬＢとの間隔は対角方向でそれぞれ１．４μｍとなる。
図５で示されている従来技術に係る半導体装置において
は、先に述べたようにＢＬＢ、ＢＬＡ、ＮＢＬＡおよび
ＮＢＬＢが第２層メタルの配線層内に各々平行に配置さ
れているから、各ビット線の間隔は１μｍとなる。した
がって、本実施形態に係る半導体装置のような構成とす
れば、各ビット線の間隔を容易に広げることができる。
【００１９】このように、各ビット線の間隔を広げたこ
とにより、各ビット線間の容量を著しく減少させること
が可能となるので、本実施形態に係る半導体装置を作動
させたときには、図６の（ア）に示すようなビット線カ
ップリングの影響のない理想的な信号波形を得ることが
できる。つまり、ｔ３からｔ５の期間はメモリセルの初
期値“０”のデータが、ｔ５からｔ９の期間はＡポート
からメモリセルに書き込まれた“１”のデータがビット
線ＢＬＢとＮＢＬＢから読み出される。そのため、メモ
リセルの初期値“０”の読み出しはｔ３からｔ５までの
間にセンスアンプを活性化することで読み出すことが出
来る。ｔ９からｔ１０の期間はＢＬＢとＮＢＬＢにプリ
チャージおよびイコライズが行なわれて共に“Ｈ”レベ
ルになる。
とにより、各ビット線間の容量を著しく減少させること
が可能となるので、本実施形態に係る半導体装置を作動
させたときには、図６の（ア）に示すようなビット線カ
ップリングの影響のない理想的な信号波形を得ることが
できる。つまり、ｔ３からｔ５の期間はメモリセルの初
期値“０”のデータが、ｔ５からｔ９の期間はＡポート
からメモリセルに書き込まれた“１”のデータがビット
線ＢＬＢとＮＢＬＢから読み出される。そのため、メモ
リセルの初期値“０”の読み出しはｔ３からｔ５までの
間にセンスアンプを活性化することで読み出すことが出
来る。ｔ９からｔ１０の期間はＢＬＢとＮＢＬＢにプリ
チャージおよびイコライズが行なわれて共に“Ｈ”レベ
ルになる。
【００２０】なお本実施形態においては、半導体装置と
してＳＲＡＭを用いた場合について説明したが、本発明
はこれに限定されるものではない。例えば、ＳＲＡＭと
同様にビット線を有するＤＲＡＭやＲＯＭ等であって
も、本発明を適用することが可能であり、そうすること
により本実施形態と同様の効果を得ることができる。
してＳＲＡＭを用いた場合について説明したが、本発明
はこれに限定されるものではない。例えば、ＳＲＡＭと
同様にビット線を有するＤＲＡＭやＲＯＭ等であって
も、本発明を適用することが可能であり、そうすること
により本実施形態と同様の効果を得ることができる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
隣接するビット線をそれぞれ異なる配線層に配置したの
で、各ビット線の間隔を従来よりも広げることができ
る。したがって、各ビット線間の寄生容量を低減するこ
とが可能となり、この容量に起因するカップリングによ
るノイズを低減することができる。また、配線間隔を広
げたことにより、半導体装置の歩留まりの向上をも図る
ことができる。
隣接するビット線をそれぞれ異なる配線層に配置したの
で、各ビット線の間隔を従来よりも広げることができ
る。したがって、各ビット線間の寄生容量を低減するこ
とが可能となり、この容量に起因するカップリングによ
るノイズを低減することができる。また、配線間隔を広
げたことにより、半導体装置の歩留まりの向上をも図る
ことができる。
【図１】本発明の実施形態に係る半導体装置の平面図
【図２】図１のＩ−Ｉ間の断面図
【図３】半導体装置を構成するメモリセルの回路図
【図４】従来技術に係る半導体装置の平面図
【図５】図４のＩ−Ｉ間の断面図
【図６】半導体装置の信号波形図
１ 拡散層領域マスクパターン ２ コンタクトホールマスクパターン ３ ゲート電極マスクパターン ４ 第１層メタルマスクパターン ５ 第１ビアホールマスクパターン ６ 第２層メタルマスクパターン ７ 第２ビアホールマスクパターン ８ 第３層メタルマスクパターン ９ 接地電位電源線 １０ 半導体基板 １１ ＬＯＣＯＳ １２ 第１層間膜 １３ 第２層間膜 １４ 保護膜 ２０ ラッチ用インバータ ２１ ＮＭＯＳトランジスタ
Claims (3)
- 【請求項１】 データの記憶を行うメモリセルと、この
メモリセルの制御を行うビット線とワード線とを用いて
構成される半導体装置において、隣り合う前記ビット線
がそれぞれ異なる配線層に配設されていることを特徴と
する半導体装置。 - 【請求項２】 データの記憶を行うメモリセルと、この
メモリセルへのデータの読み書きを行うビット線と、前
記メモリセルの選択を行うワード線とを用いて構成され
る半導体装置において、隣り合う前記ビット線がそれぞ
れ異なる配線層に配設されていることを特徴とする半導
体装置。 - 【請求項３】 前記ビット線が正論理ビット線と負論理
ビット線とを用いて構成されている請求項２記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171976A JPH1022402A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171976A JPH1022402A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022402A true JPH1022402A (ja) | 1998-01-23 |
Family
ID=15933240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8171976A Pending JPH1022402A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022402A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326105B1 (ko) * | 1998-05-14 | 2002-08-13 | 후지쯔 가부시끼가이샤 | 반도체기억장치 |
| US6486519B2 (en) | 2000-08-11 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduce coupling capacitance |
| US6630704B2 (en) | 2000-09-05 | 2003-10-07 | Seiko Epson Corporation | Semiconductor device |
| EP1458027A1 (en) * | 2001-11-19 | 2004-09-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| KR100944664B1 (ko) | 2002-12-24 | 2010-03-04 | 매그나칩 반도체 유한회사 | 노이즈 방지 기능을 갖는 반도체 메모리 소자 |
-
1996
- 1996-07-02 JP JP8171976A patent/JPH1022402A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326105B1 (ko) * | 1998-05-14 | 2002-08-13 | 후지쯔 가부시끼가이샤 | 반도체기억장치 |
| US6486519B2 (en) | 2000-08-11 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduce coupling capacitance |
| US6630704B2 (en) | 2000-09-05 | 2003-10-07 | Seiko Epson Corporation | Semiconductor device |
| EP1458027A1 (en) * | 2001-11-19 | 2004-09-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| EP1458027A4 (en) * | 2001-11-19 | 2006-06-07 | Matsushita Electric Ind Co Ltd | SEMICONDUCTOR DEVICE |
| KR100944664B1 (ko) | 2002-12-24 | 2010-03-04 | 매그나칩 반도체 유한회사 | 노이즈 방지 기능을 갖는 반도체 메모리 소자 |
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