JP2001156185A - 差動信号ラインに均衡交差部を有する集積回路 - Google Patents
差動信号ラインに均衡交差部を有する集積回路Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 抵抗，容量およびプロセス分散に関して均衡
化した差動小信号対のための均合撚り設計を提供する。 【解決手段】 本発明の撚り合わせ設計では、各ルーテ
ィング（６，１０）が２つの金属層を通過する。加え
て、各ルーティング（６，１０）は同じ数のバイア
（９，１３，１４，１５）を通過し、同数の屈曲部を有
する。また、各ルーティング（６，１０）の長さおよび
幅が双方の金属層内においてほぼ同じであるので、各ル
ーティング（６，１０）は同じ側壁クロストークに晒さ
れる。その結果、この新たな撚り合わせ設計は、信号劣
化を抑制し、信号分離を強化し、集積回路のクロックの
高速化を可能にする。
化した差動小信号対のための均合撚り設計を提供する。 【解決手段】 本発明の撚り合わせ設計では、各ルーテ
ィング（６，１０）が２つの金属層を通過する。加え
て、各ルーティング（６，１０）は同じ数のバイア
（９，１３，１４，１５）を通過し、同数の屈曲部を有
する。また、各ルーティング（６，１０）の長さおよび
幅が双方の金属層内においてほぼ同じであるので、各ル
ーティング（６，１０）は同じ側壁クロストークに晒さ
れる。その結果、この新たな撚り合わせ設計は、信号劣
化を抑制し、信号分離を強化し、集積回路のクロックの
高速化を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、集積回
路に関し、更に特定すれば集積回路内における差動信号
ラインの均合(balancing)に関するものである。
路に関し、更に特定すれば集積回路内における差動信号
ラインの均合(balancing)に関するものである。
【０００２】
【従来の技術】集積回路スタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）は、今日種々の用途において
用いられている。特に、高速同期ＳＲＡＭは、コンピュ
ータ・システム，ワークステーション等のためのキャッ
シュのような用途に用いられている。これらキャッシュ
・メモリは、再利用する可能性が高いデータまたは命令
の高速格納を与える。集積回路技術が向上するにつれ
て、マイクロプロセッサもこれに対応して高速化してき
た。マイクロプロセッサの速度が上昇すると、ＳＲＡＭ
のアクセス時間を短縮し、効率的なキャッシュ格納を与
えなければならない。
セス・メモリ（ＳＲＡＭ）は、今日種々の用途において
用いられている。特に、高速同期ＳＲＡＭは、コンピュ
ータ・システム，ワークステーション等のためのキャッ
シュのような用途に用いられている。これらキャッシュ
・メモリは、再利用する可能性が高いデータまたは命令
の高速格納を与える。集積回路技術が向上するにつれ
て、マイクロプロセッサもこれに対応して高速化してき
た。マイクロプロセッサの速度が上昇すると、ＳＲＡＭ
のアクセス時間を短縮し、効率的なキャッシュ格納を与
えなければならない。
【０００３】ＳＲＡＭの電源電圧は、エネルギ消費およ
び発熱を低減するために、低下されつつある。例えば、
あるＳＲＡＭは約１．８ボルトの電源電圧で動作する。
その結果、ビット・ライン対上での電圧差がますます小
さくなっている。したがって、マージンおよび信頼性を
維持するためのビット・ライン上における信号分離の重
要性に関心が寄せられている。
び発熱を低減するために、低下されつつある。例えば、
あるＳＲＡＭは約１．８ボルトの電源電圧で動作する。
その結果、ビット・ライン対上での電圧差がますます小
さくなっている。したがって、マージンおよび信頼性を
維持するためのビット・ライン上における信号分離の重
要性に関心が寄せられている。
【０００４】
【発明が解決しようとする課題】ＳＲＡＭおよびその他
のメモリ製品は、通常、長い信号ライン即ちビット・ラ
インの差動対を有し、メモリ・セルのアレイ全体にわた
って配線されている。これら差動対に、側壁の隣接する
差動対との結合および下地の基板との結合によるクロス
トークが発生すると、問題が生ずる。このクロストーク
のために、性能低下、信号分離の劣化、速度低下を招く
ことになる。
のメモリ製品は、通常、長い信号ライン即ちビット・ラ
インの差動対を有し、メモリ・セルのアレイ全体にわた
って配線されている。これら差動対に、側壁の隣接する
差動対との結合および下地の基板との結合によるクロス
トークが発生すると、問題が生ずる。このクロストーク
のために、性能低下、信号分離の劣化、速度低下を招く
ことになる。
【０００５】クロストークによる信号劣化を低減する１
つの手法は、周期的に差動対を撚って（交差させ）、対
の各経路(routing)を同じ容量性結合に晒すことであ
る。しかしながら、従来の金属経路を撚る手法に伴う問
題として、各交差部において、一方の信号は多数の金属
層間を遷移するが、他方は遷移しないことがあげられ
る。各金属層は異なる抵抗率を有する場合がある。加え
て、各交差部では、一方の経路上の信号が孔を通過する
必要があるが、これも同様に異なる抵抗率を有する可能
性がある。これらの遷移のために、差動対において抵抗
性および容量性不均衡が生じ、またしても信号の劣化、
および信号分離の減少を招く虞れがある。
つの手法は、周期的に差動対を撚って（交差させ）、対
の各経路(routing)を同じ容量性結合に晒すことであ
る。しかしながら、従来の金属経路を撚る手法に伴う問
題として、各交差部において、一方の信号は多数の金属
層間を遷移するが、他方は遷移しないことがあげられ
る。各金属層は異なる抵抗率を有する場合がある。加え
て、各交差部では、一方の経路上の信号が孔を通過する
必要があるが、これも同様に異なる抵抗率を有する可能
性がある。これらの遷移のために、差動対において抵抗
性および容量性不均衡が生じ、またしても信号の劣化、
および信号分離の減少を招く虞れがある。
【０００６】望ましくない従来の撚り合わせ（交差）の
影響を補償するためには、追加の撚り合わせを付加する
ことも可能である。しかしながら、この解決策は、メモ
リ素子を含む多くの用途には適していない。何故なら、
多くのビット・セルには、奇数の撚り合わせが続くた
め、非対称的となり、従来からの単一撚り線に伴うのと
同じ問題の多くが発生するからである。
影響を補償するためには、追加の撚り合わせを付加する
ことも可能である。しかしながら、この解決策は、メモ
リ素子を含む多くの用途には適していない。何故なら、
多くのビット・セルには、奇数の撚り合わせが続くた
め、非対称的となり、従来からの単一撚り線に伴うのと
同じ問題の多くが発生するからである。
【０００７】
【発明の実施の形態】これより添付図面を参照しなが
ら、限定ではなく一例として本発明について説明する。
尚、図面において、同様の参照番号は同様の要素を示す
こととする。
ら、限定ではなく一例として本発明について説明する。
尚、図面において、同様の参照番号は同様の要素を示す
こととする。
【０００８】概して言えば、本発明は、容量性結合の影
響を低減し、差動対の抵抗を等化即ち均衡化する差動撚
り線対を提供する。本発明は、抵抗，容量，およびプロ
セス変化に関して対応可能な撚り線構造を提供する。本
発明の一実施例の撚り合わせ設計では、各経路即ちライ
ンは、撚り合わせの領域において、双方の金属層を通過
する。加えて、各経路は同数の孔（via）を通過し、同
じ回数だけ折り曲げることができる。各経路は、隣接す
るラインと同じ側壁クロストークに晒される。何故な
ら、同じ面内において各側壁に沿った各経路の長さの部
分はほぼ同一であるからである。ある実施例では、ここ
に開示する差動撚り線対が信号劣化を低減し、信号分離
を強化し、したがって集積回路のクロックの高速化を可
能にする。
響を低減し、差動対の抵抗を等化即ち均衡化する差動撚
り線対を提供する。本発明は、抵抗，容量，およびプロ
セス変化に関して対応可能な撚り線構造を提供する。本
発明の一実施例の撚り合わせ設計では、各経路即ちライ
ンは、撚り合わせの領域において、双方の金属層を通過
する。加えて、各経路は同数の孔（via）を通過し、同
じ回数だけ折り曲げることができる。各経路は、隣接す
るラインと同じ側壁クロストークに晒される。何故な
ら、同じ面内において各側壁に沿った各経路の長さの部
分はほぼ同一であるからである。ある実施例では、ここ
に開示する差動撚り線対が信号劣化を低減し、信号分離
を強化し、したがって集積回路のクロックの高速化を可
能にする。
【０００９】図１は、信号ラインの差動対の経路を撚り
合わせた従来技術のレイアウトを示す。差動対の第１経
路１は、信号ＢＬ（ビット・ライン）を搬送する。第２
経路２は信号ＢＬＢ（ビット・ライン・バー）を搬送
し、孔３を通じて第１金属層４に分路している。図に見
られるように、第２経路２のみが孔３と接触しており、
下位金属層４に分路している。孔３および下位金属層４
の存在のため、ＢＬＢの信号経路内に追加の抵抗が誘導
されるが、ＢＬの信号経路には存在しない。また、ＢＬ
Ｂの一部が下位金属層内にあり、集積回路のアクティブ
回路に対してＢＬよりも近接しているので、ＢＬＢおよ
び下地基板間の容量性結合は、ＢＬおよび下地基板間の
容量性結合よりも大きい。この非対称的構造のために、
抵抗性および容量性不均衡が差動対に生ずる可能性があ
り、更に信号劣化、信号分離の減少、およびアクセス時
間延長を招く可能性もある。
合わせた従来技術のレイアウトを示す。差動対の第１経
路１は、信号ＢＬ（ビット・ライン）を搬送する。第２
経路２は信号ＢＬＢ（ビット・ライン・バー）を搬送
し、孔３を通じて第１金属層４に分路している。図に見
られるように、第２経路２のみが孔３と接触しており、
下位金属層４に分路している。孔３および下位金属層４
の存在のため、ＢＬＢの信号経路内に追加の抵抗が誘導
されるが、ＢＬの信号経路には存在しない。また、ＢＬ
Ｂの一部が下位金属層内にあり、集積回路のアクティブ
回路に対してＢＬよりも近接しているので、ＢＬＢおよ
び下地基板間の容量性結合は、ＢＬおよび下地基板間の
容量性結合よりも大きい。この非対称的構造のために、
抵抗性および容量性不均衡が差動対に生ずる可能性があ
り、更に信号劣化、信号分離の減少、およびアクセス時
間延長を招く可能性もある。
【００１０】図２は、本発明による差動対の撚り合わせ
構造（twist configuration）の一実施例を示す。信号
ラインＢＬ，ＢＬＢは、例えば、集積回路メモリ内にお
ける差動信号を搬送し比較的長い距離にわたってほぼ平
行に走る多くの信号ラインの内の２本である。図２に見
られるように、第１経路６は信号ＢＬを搬送し、ライン
ＢＬＢの孔１４および孔９の間にある第２金属層上に配
された第１の長さの部分７を含む。尚、本実施例の説明
において、層を引用する際の「第１」および「第２」と
いう用語は、それぞれ、下位金属層および上位金属層を
示すために用いることを注記しておく。また、第１金属
層および第２金属層を形成するために用いられる金属
は、アルミニウムまたは銅を含むことができる。金属層
は、誘電体層によって分離されている。孔９は、第１の
長さの部分７を、第１金属層上に配された第２の長さの
部分８に接続する。孔１３は、第２の長さの部分８を、
第２金属層内に配された経路の残り部分に接続する。
構造（twist configuration）の一実施例を示す。信号
ラインＢＬ，ＢＬＢは、例えば、集積回路メモリ内にお
ける差動信号を搬送し比較的長い距離にわたってほぼ平
行に走る多くの信号ラインの内の２本である。図２に見
られるように、第１経路６は信号ＢＬを搬送し、ライン
ＢＬＢの孔１４および孔９の間にある第２金属層上に配
された第１の長さの部分７を含む。尚、本実施例の説明
において、層を引用する際の「第１」および「第２」と
いう用語は、それぞれ、下位金属層および上位金属層を
示すために用いることを注記しておく。また、第１金属
層および第２金属層を形成するために用いられる金属
は、アルミニウムまたは銅を含むことができる。金属層
は、誘電体層によって分離されている。孔９は、第１の
長さの部分７を、第１金属層上に配された第２の長さの
部分８に接続する。孔１３は、第２の長さの部分８を、
第２金属層内に配された経路の残り部分に接続する。
【００１１】第２経路１０は、相補信号ＢＬＢを搬送す
る。孔１４，１５は、第２経路１０を第１金属層上の第
１の長さの部分１１に分路し、または第２金属層上の第
２の長さの部分１２に再度接続する。図２の検討からわ
かるように、第１経路６および第２経路１０双方は、各
金属層内に配された長さが、ほぼ等しい。また、経路
６，１０は、これらに隣接して走る平行ライン１６，１
７も有する。第１経路６および第２経路１０双方は、２
つの孔も含み、第１金属層内において等しい長さにわた
って走り、２本の金属ラインの相対的抵抗を均衡化する
（釣り合うようにする）部分を有する。加えて、第１経
路６および第２経路１０双方は、同じ面内において等し
い長さにわたって各経路１６，１７と対向している。こ
のように、側壁容量性結合の影響および下地基板との容
量性結合の影響を低減または解消することができる。
る。孔１４，１５は、第２経路１０を第１金属層上の第
１の長さの部分１１に分路し、または第２金属層上の第
２の長さの部分１２に再度接続する。図２の検討からわ
かるように、第１経路６および第２経路１０双方は、各
金属層内に配された長さが、ほぼ等しい。また、経路
６，１０は、これらに隣接して走る平行ライン１６，１
７も有する。第１経路６および第２経路１０双方は、２
つの孔も含み、第１金属層内において等しい長さにわた
って走り、２本の金属ラインの相対的抵抗を均衡化する
（釣り合うようにする）部分を有する。加えて、第１経
路６および第２経路１０双方は、同じ面内において等し
い長さにわたって各経路１６，１７と対向している。こ
のように、側壁容量性結合の影響および下地基板との容
量性結合の影響を低減または解消することができる。
【００１２】図２に示す実施例では、経路の各行程(len
gth)は、等しい数の屈曲部も含む。例えば、行程７，１
１は双方とも４箇所の屈曲部を含み、行程８，１２も同
様である。このように、経路変化による望ましくない影
響を極力抑えることができる。
gth)は、等しい数の屈曲部も含む。例えば、行程７，１
１は双方とも４箇所の屈曲部を含み、行程８，１２も同
様である。このように、経路変化による望ましくない影
響を極力抑えることができる。
【００１３】更に図２を参照すると、第１経路６および
第２経路７双方は各金属層上に配されたほぼ等しい長さ
および幅を有しているので、各々は、隣接する上面およ
び下面からほぼ同じ容量性結合に晒され、集積回路の層
間にある容量差に伴う望ましくない影響を低減すること
を注記しておく。また、２つの金属層間における抵抗率
のあらゆる差も均衡化され、第１金属層および第２金属
層において、ラインは同じ距離だけ敷かれることにな
る。
第２経路７双方は各金属層上に配されたほぼ等しい長さ
および幅を有しているので、各々は、隣接する上面およ
び下面からほぼ同じ容量性結合に晒され、集積回路の層
間にある容量差に伴う望ましくない影響を低減すること
を注記しておく。また、２つの金属層間における抵抗率
のあらゆる差も均衡化され、第１金属層および第２金属
層において、ラインは同じ距離だけ敷かれることにな
る。
【００１４】尚、図２において、経路は主に上位の第２
金属層に配され、下位の第１金属層に分路されて撚り合
わされていることを注記しておく。構造の水平断面を見
た場合、経路が撚り合わせにおいて下方向に第１金属層
内に突出している様子が見られよう。本発明は、経路を
下位金属レベルに分路する撚り合わせに関して説明して
きたが、撚り合わせの方向は任意であり、他の方向で行
なってもよいことを当業者は認めよう。
金属層に配され、下位の第１金属層に分路されて撚り合
わされていることを注記しておく。構造の水平断面を見
た場合、経路が撚り合わせにおいて下方向に第１金属層
内に突出している様子が見られよう。本発明は、経路を
下位金属レベルに分路する撚り合わせに関して説明して
きたが、撚り合わせの方向は任意であり、他の方向で行
なってもよいことを当業者は認めよう。
【００１５】図３は、図２に示した、撚り合わせたビッ
ト・ラインを含む集積回路メモリをブロック図形態で示
す。メモリ２０は、ＣＭＯＳで実施した同期集積回路Ｓ
ＲＡＭである。ＣＭＯＳ集積回路は、同じ集積回路上に
多数のＣＭＯＳ（相補金属酸化物半導体）トランジスタ
を含む回路である。メモリ２０は、メモリ・アレイ２
１，行アドレス・バッファ２３，行アドレス・プレデコ
ーダ／ラッチ２４，行選択回路２５，列アドレス・バッ
ファ２６，列アドレス・プレデコーダ／ラッチ２７，列
ロジック２８，クロック回路２９，ビット・ライン負荷
３１，およびデータ入出力（Ｉ／Ｏ）回路３２を含む。
ト・ラインを含む集積回路メモリをブロック図形態で示
す。メモリ２０は、ＣＭＯＳで実施した同期集積回路Ｓ
ＲＡＭである。ＣＭＯＳ集積回路は、同じ集積回路上に
多数のＣＭＯＳ（相補金属酸化物半導体）トランジスタ
を含む回路である。メモリ２０は、メモリ・アレイ２
１，行アドレス・バッファ２３，行アドレス・プレデコ
ーダ／ラッチ２４，行選択回路２５，列アドレス・バッ
ファ２６，列アドレス・プレデコーダ／ラッチ２７，列
ロジック２８，クロック回路２９，ビット・ライン負荷
３１，およびデータ入出力（Ｉ／Ｏ）回路３２を含む。
【００１６】メモリ・アレイ２１は、行および列に編成
されている、メモリ・セル２２のような複数のメモリ・
セルを含む。ワード・ラインおよび当該ワード・ライン
に結合されているメモリ・セルが、１行のメモリ・セル
を構成する。ビット・ライン対および当該ビット・ライ
ン対に結合されているメモリ・セルが、１列のメモリ・
セルを構成する。各メモリ・セルは、プル・アップ素子
のようなＰ−チャネル・トランジスタを用いた、従来か
らの６トランジスタＳＲＡＭセルである。しかしなが
ら、メモリ・セルは、ｐ−チャネル・トランジスタの代
わりに、プル・アップ素子として、ポリシリコン負荷抵
抗を用いた４トランジスタＳＲＡＭセルとすることも可
能である。メモリ・セルは、ワード・ラインおよびビッ
ト・ライン対の各交差点に配置されている。例えば、メ
モリ・セル２２は、「ＷＬ」で示すワード・ライン，な
らびに「ＢＬ」および「ＢＬＢ」で示すビット・ライン
対に結合されている。アレイ２１のメモリ・セルは、行
デコーディングおよび列デコーディングによってアドレ
ス可能であり、各メモリ・セルは、行および列の交差点
に一意のアドレスを有する。各ワード・ラインは行選択
回路２５に結合されており、各ビット・ラインはビット
・ライン負荷３１および列ロジック２８の間に結合され
ている。
されている、メモリ・セル２２のような複数のメモリ・
セルを含む。ワード・ラインおよび当該ワード・ライン
に結合されているメモリ・セルが、１行のメモリ・セル
を構成する。ビット・ライン対および当該ビット・ライ
ン対に結合されているメモリ・セルが、１列のメモリ・
セルを構成する。各メモリ・セルは、プル・アップ素子
のようなＰ−チャネル・トランジスタを用いた、従来か
らの６トランジスタＳＲＡＭセルである。しかしなが
ら、メモリ・セルは、ｐ−チャネル・トランジスタの代
わりに、プル・アップ素子として、ポリシリコン負荷抵
抗を用いた４トランジスタＳＲＡＭセルとすることも可
能である。メモリ・セルは、ワード・ラインおよびビッ
ト・ライン対の各交差点に配置されている。例えば、メ
モリ・セル２２は、「ＷＬ」で示すワード・ライン，な
らびに「ＢＬ」および「ＢＬＢ」で示すビット・ライン
対に結合されている。アレイ２１のメモリ・セルは、行
デコーディングおよび列デコーディングによってアドレ
ス可能であり、各メモリ・セルは、行および列の交差点
に一意のアドレスを有する。各ワード・ラインは行選択
回路２５に結合されており、各ビット・ラインはビット
・ライン負荷３１および列ロジック２８の間に結合され
ている。
【００１７】行アドレス・バッファ２３は、「ＲＯＷ
ＡＤＤＲＥＳＳ」で示す行アドレスを受信する複数の第
１入力端子，および「ＢＵＦＦＥＲＥＤ ＲＯＷ ＡＤ
ＤＲＥＳＳ」で示すバッファされた行アドレス信号を与
える複数の出力端子を有する。行アドレス・プレデコー
ダ／ラッチ２４は、バッファ行アドレス信号ＢＵＦＦＥ
ＲＥＤ ＲＯＷ ＡＤＤＲＥＳＳを受信する複数の第１
入力端子，第２入力端子，および「ＰＲＥＤＥＣＯＤＥ
Ｄ ＲＯＷ ＡＤＤＲＥＳＳ」で示すプレデコード行ア
ドレス信号を与える複数の出力端子を有する。
ＡＤＤＲＥＳＳ」で示す行アドレスを受信する複数の第
１入力端子，および「ＢＵＦＦＥＲＥＤ ＲＯＷ ＡＤ
ＤＲＥＳＳ」で示すバッファされた行アドレス信号を与
える複数の出力端子を有する。行アドレス・プレデコー
ダ／ラッチ２４は、バッファ行アドレス信号ＢＵＦＦＥ
ＲＥＤ ＲＯＷ ＡＤＤＲＥＳＳを受信する複数の第１
入力端子，第２入力端子，および「ＰＲＥＤＥＣＯＤＥ
Ｄ ＲＯＷ ＡＤＤＲＥＳＳ」で示すプレデコード行ア
ドレス信号を与える複数の出力端子を有する。
【００１８】列アドレス・バッファ２６は、「ＣＯＬＵ
ＭＮ ＡＤＤＲＥＳＳ」で示す列アドレスを受信する複
数の第１入力端子，および「ＢＵＦＦＥＲＥＤ ＣＯＬ
ＵＭＮ ＡＤＤＲＥＳＳ」で示すバッファ列アドレス信
号を与える複数の出力端子を有する。列アドレス・プレ
デコーダ／ラッチ２７は、バッファ列アドレス信号ＢＵ
ＦＦＥＲＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳを受信す
る複数の第１入力端子，第２入力端子，および「ＰＲＥ
ＤＥＣＯＤＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ」で示
すプレデコード列アドレス信号を与える複数の出力端子
を有する。尚、デコーディングおよびプレデコーディン
グの量は、別の実施例では異なる場合もあり、本発明を
記載する上では重要ではないことを注記しておく。
ＭＮ ＡＤＤＲＥＳＳ」で示す列アドレスを受信する複
数の第１入力端子，および「ＢＵＦＦＥＲＥＤ ＣＯＬ
ＵＭＮ ＡＤＤＲＥＳＳ」で示すバッファ列アドレス信
号を与える複数の出力端子を有する。列アドレス・プレ
デコーダ／ラッチ２７は、バッファ列アドレス信号ＢＵ
ＦＦＥＲＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳを受信す
る複数の第１入力端子，第２入力端子，および「ＰＲＥ
ＤＥＣＯＤＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ」で示
すプレデコード列アドレス信号を与える複数の出力端子
を有する。尚、デコーディングおよびプレデコーディン
グの量は、別の実施例では異なる場合もあり、本発明を
記載する上では重要ではないことを注記しておく。
【００１９】クロック回路２９は、「ＣＬＫ」で示す外
部クロック信号を受信する第１入力端子，ならびに行ア
ドレス・プレデコーダ／ラッチ２４，列アドレス・プレ
デコーダ／ラッチ２７，および「ｋ」で示す内部クロッ
ク信号を与えるためにＩ／Ｏ回路３２に結合された出力
端子を有する。加えて、クロック回路は、図３には示さ
れていないメモリ２０の他の部分にも導出することも可
能であるが、同期動作を与えるために必要となる場合も
ある。尚、クロック信号Ｋは差動信号であるが、図３に
は差動クロック信号Ｋの真の部分のみを示していること
を注記しておく。
部クロック信号を受信する第１入力端子，ならびに行ア
ドレス・プレデコーダ／ラッチ２４，列アドレス・プレ
デコーダ／ラッチ２７，および「ｋ」で示す内部クロッ
ク信号を与えるためにＩ／Ｏ回路３２に結合された出力
端子を有する。加えて、クロック回路は、図３には示さ
れていないメモリ２０の他の部分にも導出することも可
能であるが、同期動作を与えるために必要となる場合も
ある。尚、クロック信号Ｋは差動信号であるが、図３に
は差動クロック信号Ｋの真の部分のみを示していること
を注記しておく。
【００２０】データＩ／Ｏ回路３２は、「ＤＡＴＡ」で
示すデータ信号を与えかつ受信する第１複数の端子，お
よび列ロジック２８に結合された第２複数の端子を有す
る。
示すデータ信号を与えかつ受信する第１複数の端子，お
よび列ロジック２８に結合された第２複数の端子を有す
る。
【００２１】メモリ・セル２２のようなメモリ・セルか
らデータ・ビットを読み出すには、行アドレスＲＯＷ
ＡＤＤＲＥＳＳを行アドレス・バッファ２３に与え、列
アドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳを列アドレス・
バッファ２６に与える。行および列アドレスは、クロッ
ク信号Ｋの立ち上がりエッジに応答して、それぞれ、行
および列プレデコーダ／ラッチ２４，２７にラッチさ
れ、ラッチされたプレデコード行および列アドレスが行
選択２５および列ロジック２８に与えられ、ワード・ラ
インおよびビット・ライン対を選択する。ワード・ライ
ン・ドライバ（図示せず）がワード・ラインの電圧を論
理ハイに駆動し、メモリ・ブロックの行を選択する。列
ロジック２８は、ビット・ライン対ＢＬ／ＢＬＢをセン
ス・アンプ（図示せず）に結合する。選択されたメモリ
・セルに格納されているデータ・ビットは、相補ビット
・ライン対上における比較的小さな差動電圧として存在
する。センス・アンプは、この差動電圧を検出し、増幅
して、これをＩ／Ｏ回路３２に伝達する。約１．８ボル
トの電源電圧によって、ビット・ライン対上の差動電圧
は、２０ｍＶ以下とすることができる。これら低電圧に
おいて、ビット・ライン対のビット・ラインの相対的な
抵抗および容量性結合におけるいずれかの不均衡が、ノ
イズ・マージンの減少を引き起こし、適当な信号分離に
要する時間が長引く可能性がある。また、図１に示す撚
り合わせを用いたメモリでは、ビット・ラインにおける
抵抗が等しくないために、正しい方向に復元し増幅する
前に、センス・アンプが初期状態においてビット・ライ
ン対上の小さな差動電圧を誤った方向に増幅してしま
い、メモリのアクセス時間が長くなる虞れがある。この
抵抗の不均衡は、図２に示す撚り線設計を用いることに
よって補償することができる。
らデータ・ビットを読み出すには、行アドレスＲＯＷ
ＡＤＤＲＥＳＳを行アドレス・バッファ２３に与え、列
アドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳを列アドレス・
バッファ２６に与える。行および列アドレスは、クロッ
ク信号Ｋの立ち上がりエッジに応答して、それぞれ、行
および列プレデコーダ／ラッチ２４，２７にラッチさ
れ、ラッチされたプレデコード行および列アドレスが行
選択２５および列ロジック２８に与えられ、ワード・ラ
インおよびビット・ライン対を選択する。ワード・ライ
ン・ドライバ（図示せず）がワード・ラインの電圧を論
理ハイに駆動し、メモリ・ブロックの行を選択する。列
ロジック２８は、ビット・ライン対ＢＬ／ＢＬＢをセン
ス・アンプ（図示せず）に結合する。選択されたメモリ
・セルに格納されているデータ・ビットは、相補ビット
・ライン対上における比較的小さな差動電圧として存在
する。センス・アンプは、この差動電圧を検出し、増幅
して、これをＩ／Ｏ回路３２に伝達する。約１．８ボル
トの電源電圧によって、ビット・ライン対上の差動電圧
は、２０ｍＶ以下とすることができる。これら低電圧に
おいて、ビット・ライン対のビット・ラインの相対的な
抵抗および容量性結合におけるいずれかの不均衡が、ノ
イズ・マージンの減少を引き起こし、適当な信号分離に
要する時間が長引く可能性がある。また、図１に示す撚
り合わせを用いたメモリでは、ビット・ラインにおける
抵抗が等しくないために、正しい方向に復元し増幅する
前に、センス・アンプが初期状態においてビット・ライ
ン対上の小さな差動電圧を誤った方向に増幅してしま
い、メモリのアクセス時間が長くなる虞れがある。この
抵抗の不均衡は、図２に示す撚り線設計を用いることに
よって補償することができる。
【００２２】メモリ２０のライト・サイクルの間、デー
タの流れは本質的に逆転する。行アドレスＲＯＷ ＡＤ
ＤＲＥＳＳは、行アドレス・バッファ２３に与えられ、
列アドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳは、列アドレ
ス・バッファ２６に与えられる。行および列アドレス
は、クロック信号Ｋの立ち上がりエッジに応答して、そ
れぞれ、行および列プレデコーダ／ラッチ２４，２７に
ラッチされ、ラッチされたプレデコード行および列アド
レスが行選択２５および列ロジック２８に与えられ、ワ
ード・ラインおよびビット・ライン対を選択する。ワー
ド・ライン・ドライバ（図示せず）は、ワード・ライン
の電圧を論理ハイに駆動し、メモリ・セルの行を選択す
る。データ信号ＤＡＴＡがＩ／Ｏ回路３２に与えられ、
対応するデータ信号を、選択されたビット・ライン対に
与える。電圧差が選択されたビット・ライン対上に駆動
され、メモリ・セル２２にようなメモリ・セルにデータ
・ビットを書き込む。ライト・サイクルの終了時に、ビ
ット・ライン対上の差動電圧は、次のリード・サイクル
の間にデータが誤ってメモリ・セルに書き込まれるのを
防止できるように十分低いレベルに低下される。ビット
・ライン対の等化およびプリチャージ（ライト復元）
は、ビット・ライン負荷３１によって行われる。
タの流れは本質的に逆転する。行アドレスＲＯＷ ＡＤ
ＤＲＥＳＳは、行アドレス・バッファ２３に与えられ、
列アドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳは、列アドレ
ス・バッファ２６に与えられる。行および列アドレス
は、クロック信号Ｋの立ち上がりエッジに応答して、そ
れぞれ、行および列プレデコーダ／ラッチ２４，２７に
ラッチされ、ラッチされたプレデコード行および列アド
レスが行選択２５および列ロジック２８に与えられ、ワ
ード・ラインおよびビット・ライン対を選択する。ワー
ド・ライン・ドライバ（図示せず）は、ワード・ライン
の電圧を論理ハイに駆動し、メモリ・セルの行を選択す
る。データ信号ＤＡＴＡがＩ／Ｏ回路３２に与えられ、
対応するデータ信号を、選択されたビット・ライン対に
与える。電圧差が選択されたビット・ライン対上に駆動
され、メモリ・セル２２にようなメモリ・セルにデータ
・ビットを書き込む。ライト・サイクルの終了時に、ビ
ット・ライン対上の差動電圧は、次のリード・サイクル
の間にデータが誤ってメモリ・セルに書き込まれるのを
防止できるように十分低いレベルに低下される。ビット
・ライン対の等化およびプリチャージ（ライト復元）
は、ビット・ライン負荷３１によって行われる。
【００２３】メモリ・アレイ２１を図４に更に詳細に示
す。メモリ・アレイ２１は、多数のメモリ・ブロック３
４を内蔵している。各メモリ・ブロック３４は、ビット
のアレイを内蔵している。一構成では、各メモリ・ブロ
ックは、２５６×７２ビットを有する。複数の差動対３
５，３６，３７，３８，３９がメモリ・ブロック２２の
全てを通過し、ブロックのメモリ・セルに結合する。こ
の論述のために５つの差動対即ちビット・ライン対のみ
を示すが、通常では、更に多くの差動対が最近の素子内
にはあることは認められよう。差動対３５，３６，３
７，３８，３９の各々は、隣接する対との容量性結合の
ために、クロストークが生ずる場合がある。先に論じた
ように、差動対３５，３６，３７，３８，３９は、先に
論じ図２に示したような周期的な撚り合わせ４５，４
６，４７，４８，４９を有し、容量性結合の影響を均衡
化即ち解消している。
す。メモリ・アレイ２１は、多数のメモリ・ブロック３
４を内蔵している。各メモリ・ブロック３４は、ビット
のアレイを内蔵している。一構成では、各メモリ・ブロ
ックは、２５６×７２ビットを有する。複数の差動対３
５，３６，３７，３８，３９がメモリ・ブロック２２の
全てを通過し、ブロックのメモリ・セルに結合する。こ
の論述のために５つの差動対即ちビット・ライン対のみ
を示すが、通常では、更に多くの差動対が最近の素子内
にはあることは認められよう。差動対３５，３６，３
７，３８，３９の各々は、隣接する対との容量性結合の
ために、クロストークが生ずる場合がある。先に論じた
ように、差動対３５，３６，３７，３８，３９は、先に
論じ図２に示したような周期的な撚り合わせ４５，４
６，４７，４８，４９を有し、容量性結合の影響を均衡
化即ち解消している。
【００２４】図示の実施例では、メモリ・ブロックの各
々の間にあるエリアは、図２に示すようなビット・ライ
ン対を撚るために用いられる。図２にようにビット・ラ
イン対を撚るには、図１に示す従来技術の撚り合わせよ
りも、メモリ・ブロック間に多くのエリアが必要とな
る。再度図２を参照すると、撚り合わせに必要なエリア
量を減らし、しかも第１金属層内を走る必要な長さを有
するために、ビット・ライン６，１０は、孔９，１３間
の部分において「屈曲」している。各ビット・ラインは
同数の屈曲部を有し、各ビット・ラインの抵抗がほぼ同
一であることを保証する。孔９，１３間のビット・ライ
ンにおける屈曲部の数は、孔１４，１５間のビット・ラ
インにおける屈曲部の数と同一である。このようにし
て、第１金属層および第２金属層間のあらゆるプロセス
変動を補償する。尚、平面図では、各ビット・ラインは
本質的に他方の鏡像となっていることを注記しておく。
他の実施例では、メモリ・ブロック３４間に十分な空間
がある場合、孔９，１３間のビット・ライン双方の部分
を直線上とし、即ち、屈曲部を有さずに、隣接するビッ
ト・ライン間にほぼ同一の均衡化した抵抗および容量を
得ることができる。また、他の実施例では、図２に示す
ような撚り合わせは、ビット・ラインへのメモリ・セル
接続間に十分な空間を有する実施例において、メモリ・
アレイ上に形成することも可能である。
々の間にあるエリアは、図２に示すようなビット・ライ
ン対を撚るために用いられる。図２にようにビット・ラ
イン対を撚るには、図１に示す従来技術の撚り合わせよ
りも、メモリ・ブロック間に多くのエリアが必要とな
る。再度図２を参照すると、撚り合わせに必要なエリア
量を減らし、しかも第１金属層内を走る必要な長さを有
するために、ビット・ライン６，１０は、孔９，１３間
の部分において「屈曲」している。各ビット・ラインは
同数の屈曲部を有し、各ビット・ラインの抵抗がほぼ同
一であることを保証する。孔９，１３間のビット・ライ
ンにおける屈曲部の数は、孔１４，１５間のビット・ラ
インにおける屈曲部の数と同一である。このようにし
て、第１金属層および第２金属層間のあらゆるプロセス
変動を補償する。尚、平面図では、各ビット・ラインは
本質的に他方の鏡像となっていることを注記しておく。
他の実施例では、メモリ・ブロック３４間に十分な空間
がある場合、孔９，１３間のビット・ライン双方の部分
を直線上とし、即ち、屈曲部を有さずに、隣接するビッ
ト・ライン間にほぼ同一の均衡化した抵抗および容量を
得ることができる。また、他の実施例では、図２に示す
ような撚り合わせは、ビット・ラインへのメモリ・セル
接続間に十分な空間を有する実施例において、メモリ・
アレイ上に形成することも可能である。
【００２５】撚り線ビット・ラインを用いた集積回路メ
モリでは、差動対の一部が偶数の撚り合わせを有し、一
部が奇数の撚り合わせを有する場合がある。図１の従来
技術のように撚り合わせを行なう場合、ラインの相対的
抵抗は、撚り合わせの数が偶数か奇数かによって異な
る。しかしながら、図２に示すように撚り合わせを実施
すれば、差動対の各ラインの抵抗は、撚り合わせの数が
偶数か奇数かには係らずほぼ同一となる。
モリでは、差動対の一部が偶数の撚り合わせを有し、一
部が奇数の撚り合わせを有する場合がある。図１の従来
技術のように撚り合わせを行なう場合、ラインの相対的
抵抗は、撚り合わせの数が偶数か奇数かによって異な
る。しかしながら、図２に示すように撚り合わせを実施
すれば、差動対の各ラインの抵抗は、撚り合わせの数が
偶数か奇数かには係らずほぼ同一となる。
【００２６】以上具体的なメモリ素子に関して本発明に
ついて説明したが、本発明は、例えば、ＤＲＡＭ，キャ
ッシュ・メモリを内蔵したマイクロプロセッサ，および
多数の長い平行な信号金属ラインを有するそのほかのデ
ータ処理素子のようなその他のメモリ素子と共にでも使
用可能であることを当業者は認めよう。
ついて説明したが、本発明は、例えば、ＤＲＡＭ，キャ
ッシュ・メモリを内蔵したマイクロプロセッサ，および
多数の長い平行な信号金属ラインを有するそのほかのデ
ータ処理素子のようなその他のメモリ素子と共にでも使
用可能であることを当業者は認めよう。
【００２７】本発明は、好適実施例に関連して説明した
が、本発明は、多くの方法で変更可能であり、これまで
に具体的に明示し記載した以外の多くの実施例も考えら
れることを当業者は認めよう。したがって、添付した特
許請求の範囲は、本発明の真の範囲に該当する、本発明
の変更全てを包含することを意図するものとする。
が、本発明は、多くの方法で変更可能であり、これまで
に具体的に明示し記載した以外の多くの実施例も考えら
れることを当業者は認めよう。したがって、添付した特
許請求の範囲は、本発明の真の範囲に該当する、本発明
の変更全てを包含することを意図するものとする。
【００２８】具体的な実施例に関して、効果，その他の
利点，および問題に対する解決策を記載した。しかしな
がら、効果，利点，問題に対する解決策，およびいずれ
の効果，利点，または解決策を実現するまたは一層明確
化するあらゆる要素（群）も、いずれのまたは全ての請
求項の重要な，必要な，あるいは必須の特徴または要素
として見なすべきではない。ここで用いる場合、「備え
る」，「備えている」，またはその他のあらゆる変形
は、非排他的な含有を包含することを意図し、要素のリ
ストから成るプロセス，方法，製品，または装置は、こ
れらの要素だけを含むのではなく、明示的に掲示されて
いない、即ちかかるプロセス，方法，製品，または装置
に固有ではないその他の要素も含み得ることとする。
利点，および問題に対する解決策を記載した。しかしな
がら、効果，利点，問題に対する解決策，およびいずれ
の効果，利点，または解決策を実現するまたは一層明確
化するあらゆる要素（群）も、いずれのまたは全ての請
求項の重要な，必要な，あるいは必須の特徴または要素
として見なすべきではない。ここで用いる場合、「備え
る」，「備えている」，またはその他のあらゆる変形
は、非排他的な含有を包含することを意図し、要素のリ
ストから成るプロセス，方法，製品，または装置は、こ
れらの要素だけを含むのではなく、明示的に掲示されて
いない、即ちかかるプロセス，方法，製品，または装置
に固有ではないその他の要素も含み得ることとする。
【図１】従来技術の差動撚り線対を示す図。
【図２】本発明による差動撚り線対の一実施例を示す
図。
図。
【図３】図２に示すように撚ったビット・ラインを含む
集積回路メモリを示すブロック図。
集積回路メモリを示すブロック図。
【図４】図３に示すメモリ素子内におけるメモリ・アレ
イの更に詳細な図。
イの更に詳細な図。
１ 第１経路 ２ 第２経路 ３ 孔 ４ 第１金属層 ６ 第１経路 ９，１３，１４，１５ 孔 １０ 第２経路 １６，１７ 経路 ２０ メモリ ２１ メモリ・アレイ ２３ 行アドレス・バッファ ２４ 行アドレス・プレデコーダ／ラッチ ２５ 行選択回路 ２６ 列アドレス・バッファ ２７ 列アドレス・プレデコーダ／ラッチ ２８ 列ロジック ２９ クロック回路 ３１ ビット・ライン負荷 ３２ データ入出力（Ｉ／Ｏ）回路 ３４ メモリ・ブロック ３５，３６，３７，３８，３９ 差動対 ４５，４６，４７，４８，４９ 撚り合わせ ＢＬ，ＢＬＢ 信号ライン
Claims (8)
- 【請求項１】集積回路であって：ビット・ライン対に結
合された１つ以上のメモリ・セルを有し、該ビット・ラ
イン対が第１ビット・ラインおよび第２ビット・ライン
を有する、メモリ・アレイ；第１導電層；前記第１導電
層上に配された第２導電層であって、前記第１および第
２ビット・ラインが全体的に互いに平行に形成されてい
るところの第２導電層；から成り、前記第１ビット・ラ
インの一部が、前記第１導電層内に形成され、前記第２
ビット・ラインの下で、ビット・ラインの交差領域にお
いて前記第２ビット・ラインと交差し；前記第1導電層
内に形成された前記第１ビット・ラインの一部の抵抗に
釣り合うように、前記第２ビット・ラインの一部が前記
第１導電層内に形成されることを特徴とする集積回路。 - 【請求項２】前記第１および第２導電層は金属を含むこ
とを特徴とする請求項１記載の集積回路。 - 【請求項３】前記第１導電層内にある前記第１ビット・
ラインの前記一部および前記第１導電層内にある前記第
２ビット・ラインの前記一部は、等しい数の屈曲部を有
することを特徴とする請求項１記載の集積回路。 - 【請求項４】前記第２導電層内の前記第２ビット・ライ
ンおよび前記第１導電層内の前記第２ビット・ライン
は、等しい数の屈曲部を有することを特徴とする請求項
３記載の集積回路。 - 【請求項５】前記第１導電層内にある前記第１ビット・
ラインの前記一部および前記第１導電層内にある前記第
２ビット・ラインの前記一部は、ほぼ同じ長さであるこ
とを特徴とする請求項１記載の集積回路。 - 【請求項６】前記第１および第２ビット・ラインは、前
記第１導電層を前記第２導電層に結合する同数の孔を有
することを特徴とする請求項１記載の集積回路。 - 【請求項７】前記集積回路はスタティック・ランダム・
アクセス・メモリであることを特徴とする請求項１記載
の集積回路。 - 【請求項８】前記メモリ・アレイは、１つ以上のメモリ
・ブロックとして編成され、前記ビット・ライン交差領
域は、前記メモリ・アレイの隣接するメモリ・ブロック
間に位置することを特徴とする請求項１記載の集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US415493 | 1999-10-12 | ||
| US09/415,493 US6504246B2 (en) | 1999-10-12 | 1999-10-12 | Integrated circuit having a balanced twist for differential signal lines |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156185A true JP2001156185A (ja) | 2001-06-08 |
Family
ID=23645902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000309370A Pending JP2001156185A (ja) | 1999-10-12 | 2000-10-10 | 差動信号ラインに均衡交差部を有する集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6504246B2 (ja) |
| JP (1) | JP2001156185A (ja) |
| KR (1) | KR100815063B1 (ja) |
| CN (1) | CN1197162C (ja) |
| TW (1) | TW478114B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012087956A2 (en) * | 2010-12-22 | 2012-06-28 | Intel Corporation | Differential signal crosstalk reduction |
| JP2012129337A (ja) * | 2010-12-15 | 2012-07-05 | Seiko Epson Corp | 記憶装置、集積回路装置、及び電子機器 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563727B1 (en) * | 2002-07-31 | 2003-05-13 | Alan Roth | Method and structure for reducing noise effects in content addressable memories |
| US7233024B2 (en) * | 2003-03-31 | 2007-06-19 | Sandisk 3D Llc | Three-dimensional memory device incorporating segmented bit line memory array |
| TW591995B (en) * | 2003-06-23 | 2004-06-11 | Realtek Semiconductor Corp | Symmetrically electrical connection system |
| US7012826B2 (en) * | 2004-03-31 | 2006-03-14 | International Business Machines Corporation | Bitline twisting structure for memory arrays incorporating reference wordlines |
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