JP2012129337A - 記憶装置、集積回路装置、及び電子機器 - Google Patents

Abstract

【課題】マルチポートメモリーとして機能する場合に、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置等を提供する。
【解決手段】メモリーセルアレイ１０を有する半導体記憶装置１００は、第１の方向に並ぶメモリーセルを選択するための第１のワードラインと、第２の方向に並ぶメモリーセルを選択するための第２のワードラインと、第１のワードラインによって選択されたメモリーセルに接続される一対の第１のビットライン及び第１の相補ビットラインと、前記第２のワードラインによって選択されたメモリーセルに接続される第２のビットラインとを含み、第２のワードラインは、対応する一対の第１のビットライン及び第１の相補ビットラインに対し、上面から見て第１の方向又は該第１の方向の反対方向に隣接して、第２の方向に延びるように配置される。
【選択図】図１

Description

本発明は、記憶装置、集積回路装置、及び電子機器等に関する。

記憶装置の１つである半導体記憶装置は、複数のメモリーセルがマトリックス状に配置されるメモリーセルアレイを有する。そして、半導体記憶装置は、例えば行方向に配列される複数のメモリーセル毎に設けられたワードラインと、例えば列方向に配列される複数のメモリーセル毎に設けられたビットラインとを備える。このような半導体記憶装置は、種々の用途で用いられる。例えば、表示装置に表示する画像に対応した画像データを一時的に蓄積するフレームメモリーの用途のように、異なるビット幅で書き込み動作や読み出し動作を行う場合には、半導体記憶装置は、複数のポートを備えるマルチポートメモリーとして機能する。

複数のポートを備える半導体記憶装置については、種々提案されている。例えば特許文献１には、一方のポートからメモリーセルにアクセスするためのビットラインと、他方のポートからメモリーセルにアクセスするためのワードラインとを直交して配置し、データのビット長変換を行うようにした技術が開示されている。

近年、このような半導体記憶装置は、携帯機器等に搭載されるようになり、より一層の高集積化や低電圧動作が求められている。半導体記憶装置においてメモリーセルの高集積化が進むと、配線ピッチが狭くなり、隣接する配線間のクロストークノイズの影響を受けやすくなる。更に、低電圧動作によって信号の振幅が小さくなると、この種のノイズの影響をより一層受けやすくなる。

このような半導体記憶装置における配線間のクロストークノイズを低減させる技術については、種々提案されている。例えば特許文献２には、１ポートの半導体記憶装置において、ビットラインＢＬと、これに対応する相補ビットライン／ＢＬとを交差配線することで、ビットラインＢＬと相補ビットライン／ＢＬとの間の配線間容量を低減させる技術が開示されている。

特開２００７−３０５２２７号公報 特開２００６−８０２５３号公報

しかしながら、特許文献２では、マルチポートメモリーとして機能する半導体記憶装置において、ビットラインとこれに対応するワードラインの配置方法については開示も示唆もない。そのため、この種の半導体記憶装置において、第１のポート用のビットラインと第２のポート用のワードラインを単純に互いに直交させて配置した場合、高集積化が進むと、配線間のクロストークの影響を受けてしまうという問題が生ずる。従って、低電圧動作時に、誤動作を招き、回路動作の安定化を図ることが困難になるという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、マルチポートメモリーとして機能する場合に、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置、集積回路装置、及び電子機器等を提供することができる。

（１）本発明の第１の態様は、記憶装置が、マトリックス状に配置された複数のメモリーセルを有するメモリーセルアレイと、第１の方向に並ぶメモリーセルを選択するための第１のワードラインと、前記第１の方向と交差する第２の方向に並ぶメモリーセルを選択するための第２のワードラインと、前記第１のワードラインによって選択された前記第１の方向に並ぶメモリーセルの書き込みデータ又は読み出しデータが伝送される第１のビットラインと、前記第１のビットラインが延びる前記第２の方向に延び、該第１のビットラインと互いに交差するように設けられ、前記第１のビットラインによって伝送される前記書き込みデータの相補データ又は前記読み出しデータの相補データが伝送される第１の相補ビットラインと、前記第２のワードラインによって選択された前記第２の方向に並ぶメモリーセルの書き込みデータ又は読み出しデータが伝送される第２のビットラインとを含み、前記第２のワードラインは、対応する一対の前記第１のビットライン及び前記第１の相補ビットラインに対し、上面から見て前記第１の方向又は該第１の方向の反対方向に隣接して、前記第２の方向に延びるように配置される。

本態様においては、一対の第１のビットライン及び第１の相補ビットラインを互いに交差させながら第２の方向に延びるように配置し、これらに対して第１の方向又は該第１の方向の反対方向に隣接して第２のワードラインを並走させて配置するようにしている。これにより、第１のビットラインと第２のワードラインとの間の配線間容量、及び第２の相補ビットラインと第２のワードラインとの間の配線間容量を、単純に並走させる場合と比較して大幅に小さくすることができる。この結果、第２のワードラインと、これに並走する第１のビットライン及び第１の相補ビットラインとの間のクロストークを大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置を提供することができるようになる。

（２）本発明の第２の態様は、第１の態様において、前記第２のワードラインは、対応する一対の前記第１のビットライン及び前記第１の相補ビットラインが配置される配線層とは異なる層に配置される。

本態様によれば、第２のワードラインと、対応する一対の第１のビットライン及び第１の相補ビットラインとを異層配線で配置するようにしたので、第２のワードラインと各ビットラインとの間の配線間容量自体を大幅に小さくすることができる。これにより、第２のワードラインと、これに並走する第１のビットライン及び第１の相補ビットラインとの間のクロストークをより一層低減して、誤動作を防止して回路動作の安定化を図る記憶装置を提供することができるようになる。

（３）本発明の第３の態様は、記憶装置が、マトリックス状に配置された複数のメモリーセルを有するメモリーセルアレイと、第１の方向に並ぶメモリーセルを選択するための第１のワードラインと、前記第１の方向と交差する第２の方向に並ぶメモリーセルを選択するための第２のワードラインと、前記第１のワードラインによって選択された前記第１の方向に並ぶメモリーセルの書き込みデータ又は読み出しデータが伝送される第１のビットラインと、前記第１のビットラインが延びる前記第２の方向に延び、該第１のビットラインと互いに交差するように設けられ、前記第１のビットラインによって伝送される前記書き込みデータの相補データ又は前記読み出しデータの相補データが伝送される第１の相補ビットラインと、前記第２のワードラインによって選択された前記第２の方向に並ぶメモリーセルの書き込みデータ又は読み出しデータが伝送される第２のビットラインとを含み、前記第２のワードラインは、対応する一対の前記第１のビットライン及び前記第１の相補ビットラインが配置される配線層とは異なる層に、前記第２の方向に延びるように配置される。

本態様においては、一対の第１のビットライン及び第１の相補ビットラインを第２の方向に延びるように配置し、これらに対して第１の方向又は該第１の方向の反対方向に隣接して第２のワードラインを並走させて異層配線により配置するようにしている。これにより、第２のワードラインと各ビットラインとの間の配線間容量自体を大幅に小さくすることができる。その結果、第２のワードラインと、これに並走する第１のビットライン及び第１の相補ビットラインとの間のクロストークを大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置を提供することができるようになる。

（４）本発明の第４の態様は、第１の態様乃至第３の態様のいずれかにおいて、前記第２のワードラインは、対応する一対の前記第１のビットライン及び前記第１の相補ビットラインが配置される配線層の上層に配置される。

本態様によれば、振幅の小さい信号が伝送される一対のビットラインに対する外部からの影響を受けないようにすることができるようになる。これにより、ビットラインへのクロストークノイズをより一層大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置を提供することができるようになる。

（５）本発明の第５の態様は、第１の態様乃至第４の態様のいずれかにおいて、各メモリーセルは、メモリーセルを構成するトランジスターが配置される領域内に基板電位を第１の電位に固定する電位固定手段を含む。

本態様においては、第２のビットラインに伝送されるデータの相補データが伝送される第２の相補ビットラインを省略した構成を採用することができるので、メモリーセルの構成を簡素化できる。その結果、メモリーセル内の空き領域に電位固定手段を設けることができ、回路面積を大きくすることなく、基板電位が揺れることなく、より一層安定した回路動作が可能な記憶装置を提供することができるようになる。

（６）本発明の第６の態様は、第１の態様乃至第５の態様のいずれかにおいて、上面から見て、前記第２のビットライン及び対応する前記第１のワードラインの間に、第２の電位に固定され前記第１の方向に延びるシールド配線が配置される。

本態様によれば、上記の効果に加えて、第２のビットラインへのクロストークノイズを低減し、より一層安定した回路動作が可能な記憶装置を提供することができるようになる。

（７）本発明の第７の態様は、第６の態様において、前記シールド配線は、前記メモリーセルを構成するトランジスターが配置される領域内に基板電位を第１の電位に固定する電位固定手段と電気的に接続される。

本態様においては、第２のビットラインに伝送されるデータの相補データが伝送される第２の相補ビットラインを省略した構成を採用することができるので、メモリーセルの構成を簡素化できる。その結果、メモリーセル内の空き領域に電位固定手段を設けることができ、回路面積を大きくすることなく、基板電位が揺れず、且つ、第２のビットラインへのクロストークノイズを低減することができるようになる。これにより、より一層安定した回路動作が可能な記憶装置を提供することができるようになる。

（８）本発明の第８の態様は、第１の態様乃至第７の態様のいずれかにおいて、第（ｎ−１）（ｎは２以上の整数）行の複数のメモリーセル、第ｎ行の複数のメモリーセル及び第（ｎ＋１）行の複数のメモリーセルが前記第１の方向に並んで配置されるとき、前記第（ｎ−１）行について前記第１のビットライン、前記第１の相補ビットライン及び前記第２のワードライン（２ＷＬ）が上面から見て前記第１の方向に順番に並んで配置され、前記第（ｎ−１）行の前記第２のワードラインに対して上面から見て前記第１の方向に、前記第ｎ行について前記第１の相補ビットライン、前記第１のビットライン及び前記第２のワードラインが順番に並んで配置され、前記第ｎ行の前記第２のワードラインに対して上面から見て前記第１の方向に、前記第（ｎ＋１）行について前記第１のビットライン、前記第１の相補ビットライン及び前記第２のワードラインが順番に並んで配置される。

本態様によれば、一対の第１のビットライン及び第１の相補ビットラインへのクロストークノイズを低減し、低電圧動作時でも安定した回路動作が可能な記憶装置を提供することができるようになる。

（９）本発明の第９の態様は、第１の態様乃至第８の態様のいずれかにおいて、前記第１のビットライン及び前記第１の相補ビットラインに接続される第１のポートと、少なくとも前記第２のビットラインに接続される第２のポートとを含む。

本態様によれば、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置を提供することができるようになる。

（１０）本発明の第１０の態様は、集積回路装置が、中央演算処理装置と、前記中央演算処理装置によって書き込まれたデータを記憶し、又は記憶しているデータを前記中央演算処理装置によって読み出される第１の態様乃至第９の態様のいずれか記載の記憶装置とを含む。

本態様によれば、低電圧動作時でも安定した回路動作が可能で、例えばビット長変換を用いて複雑で多様な制御を簡単に行うことができる集積回路装置を提供することができるようになる。

（１１）本発明の第１１の態様は、電子機器が、第１の態様乃至第９の態様のいずれか記載の記憶装置を含む。

本態様によれば、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を記憶装置が適用された電子機器を提供することができるようになる。

本発明の第１の実施形態における半導体記憶装置の構成例を示す図。 図１のメモリーセルアレイを構成するメモリーセルの構成例の回路図。 第１の実施形態における半導体記憶装置の入出力ポートを介した書き込み動作例のフロー図。 第１の実施形態における半導体記憶装置の入出力ポートを介した読み出し動作例のフロー図。 第１の実施形態における半導体記憶装置の出力ポートを介した読み出し動作例のフロー図。 図６（Ａ）、図６（Ｂ）は第１の実施形態における第１のビットライン、第１の相補ビットライン及び第２のワードラインの説明図。 第１の実施形態における第１のビットライン、第１の相補ビットライン及び第２のワードラインの並びの説明図。 図８（Ａ）、図８（Ｂ）は第１の実施形態の第１の比較例における第１のビットライン、第１の相補ビットライン及び第２のワードラインの説明図。 第１の比較例における制御タイミング例を示す図。 図１０（Ａ）、図１０（Ｂ）は第１の実施形態の第２の比較例における第１のビットライン、第１の相補ビットライン及び第２のワードラインの説明図。 第２の比較例における制御タイミング例を示す図。 第１の実施形態における制御タイミング例を示す図。 第１の実施形態におけるメモリーセルのレイアウトの一例を示す図。 図１４（Ａ）、図１４（Ｂ）は第１の実施形態におけるシールド配線の説明図。 図１５（Ａ）、図１５（Ｂ）は第２の実施形態における第１のビットライン、第１の相補ビットライン及び第２のワードラインの説明図。 第２の実施形態における第１のビットライン、第１の相補ビットライン及び第２のワードラインの並びの説明図。 第３の実施形態におけるメモリーセルの構成例の回路図。 本発明に係るマイクロコンピューターの構成例のブロック図。 本発明に係る電子機器の構成例のブロック図。 図２０（Ａ）、図２０（Ｂ）は図１９の電子機器の構成例の斜視図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

〔第１の実施形態〕
図１に、本発明の第１の実施形態における半導体記憶装置の構成例を示す。図１は、半導体記憶装置が、入出力ポート及び出力ポートを有する例を示すが、本発明はこれに限定されるものではない。

半導体記憶装置（広義には、記憶装置）１００は、メモリーセルアレイ１０と、入出力ポート（第１のポート）２０と、出力ポート（第２のポート）３０と、制御回路４０とを含む。

メモリーセルアレイ１０は、Ｙ方向（第１の方向）に配列されると共にＸ方向（第２の方向）に配列されることによりマトリックス状に配置された複数のメモリーセルを有する。Ｘ方向は、Ｙ方向と直交する方向（広義には、Ｙ方向と交差する方向）である。メモリーセルアレイを構成する各メモリーセルは、それぞれ同様の構成を有し、１ビットのデータを記憶する。

半導体記憶装置１００において、Ｙ方向に並ぶ複数のメモリーセル毎に第１のワードライン（１ＷＬ）が配置され、Ｘ方向に並ぶ複数のメモリーセル毎に一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）が配置される。第１のワードライン（１ＷＬ）は、Ｙ方向に並ぶメモリーセルを選択するためのラインである。なお、図１では、第１のワードライン（１ＷＬ）及び第１のビットライン（１ＢＬ）についてはそれぞれ１本のみ図示している。第１の相補ビットライン（／１ＢＬ）には、対応する第１のビットライン（１ＢＬ）によって伝送される書き込みデータの相補データ、又は該第１のビットライン（１ＢＬ）によって伝送される読み出しデータの相補データが伝送される。

また、半導体記憶装置１００では、Ｘ方向に並ぶ複数のメモリーセル毎に、第２のワードライン（２ＷＬ）が配置され、Ｙ方向に並ぶ複数のメモリーセル毎に、第２のビットライン（２ＢＬ）が配置される。第２のワードライン（２ＷＬ）は、Ｘ方向に並ぶメモリーセルを選択するためのラインである。なお、図１では、第２のワードライン（２ＷＬ）及び第２のビットライン（２ＢＬ）についてはそれぞれ１本のみ図示している。

入出力ポート２０では、Ｙ方向にパラレルのデータが外部から書き込まれたり、読み出されたりする。より具体的には、第１のワードライン（１ＷＬ）により選択されたＹ方向に並ぶ複数のメモリーセルに接続される第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）を介してデータの書き込み又は読み出しが行われる。データ書き込み時には、対応するメモリーセルに接続される第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の電位を制御し、当該メモリーセルに書き込む。一方、データ読み出し時には、第１のワードライン（１ＷＬ）で選択して、対応するメモリーセルに接続される第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）の電位差をセンスアンプで増幅して、データを読み出す。

出力ポート３０では、Ｙ方向にシリアルのデータが読み出される。より具体的には、第２のワードライン（２ＷＬ）により選択されたＸ方向に並ぶ複数のメモリーセルに接続される第２のビットライン（２ＢＬ）を介してデータが読み出される。

制御回路４０は、第１のビットライン制御回路４２、第２のビットライン制御回路４４、第１のワードライン制御回路４６、第２のワードライン制御回路４８を含む。第１のビットライン制御回路４２は、Ｘ方向に並ぶ複数のメモリーセル毎に設けられた一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）それぞれについて、各対毎に電位制御を行う。より具体的には、第１のビットライン制御回路４２は、各一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）が相補的な関係を有するように各ビットラインの電位を制御する。第２のビットライン制御回路４４は、Ｙ方向に並ぶ複数のメモリーセル毎に設けられた第２のビットライン（２ＢＬ）について、各ビットライン毎に電位制御を行う。第１のワードライン制御回路４６は、複数の第１のワードライン（１ＷＬ）のうち１本の第１のワードライン（１ＷＬ）を選択し、選択した第１のワードライン（１ＷＬ）に選択状態に対応した電位を供給する。第２のワードライン制御回路４８は、複数の第２のワードライン（２ＷＬ）のうち１本の第２のワードライン（２ＷＬ）を選択し、選択した第２のワードライン（２ＷＬ）に選択状態に対応した電位を供給する。

図２に、図１のメモリーセルアレイ１０を構成するメモリーセルの構成例の回路図を示す。なお、図２では、第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）、第２のビットライン（２ＢＬ）、第１のワードライン（１ＷＬ）、及び第２のワードライン（２ＷＬ）の配置方向を模式的に表している。

メモリーセルアレイ１０を構成するメモリーセルＭＣは、金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳ）トランジスターＴｒ１〜Ｔｒ８を含む。ＭＯＳトランジスターＴｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ６は、Ｎ型（広義には、第１導電型）のＭＯＳトランジスターである。ＭＯＳトランジスターＴｒ３、Ｔｒ４、Ｔｒ７、Ｔｒ８は、Ｐ型（広義には、第２導電型）のＭＯＳトランジスターである。ＭＯＳトランジスターＴｒ１、Ｔｒ２は、ソース同士が接続され、接地電源電圧ＶＳＳが供給される。ＭＯＳトランジスターＴｒ１は、ゲートがＭＯＳトランジスターＴｒ３のゲート及びＭＯＳトランジスターＴｒ２のドレインに接続される。ＭＯＳトランジスターＴｒ１は、ドレインがＭＯＳトランジスターＴｒ３のドレイン、ＭＯＳトランジスターＴｒ２のゲート及びＭＯＳトランジスターＴｒ４のゲートに接続される。ＭＯＳトランジスターＴｒ２は、ドレインがＭＯＳトランジスターＴｒ１のゲート、ＭＯＳトランジスターＴｒ３のゲート、及びＭＯＳトランジスターＴｒ４のドレインに接続される。ＭＯＳトランジスターＴｒ３、Ｔｒ４は、ソース同士が接続され、電源電圧ＡＶＤＤが供給される。

ＭＯＳトランジスターＴｒ５のソース及びドレインは、それぞれ対応する第１のビットライン（１ＢＬ）及びＭＯＳトランジスターＴｒ１のドレインに接続される。ＭＯＳトランジスターＴｒ５のゲートは、対応する第１のワードライン（１ＷＬ）に接続される。

ＭＯＳトランジスターＴｒ６のソース及びドレインは、それぞれ対応する第１の相補ビットライン（／１ＢＬ）及びＭＯＳトランジスターＴｒ２のドレインに接続される。ＭＯＳトランジスターＴｒ６のゲートは、対応する第１のワードライン（１ＷＬ）に接続される。

ＭＯＳトランジスターＴｒ７は、ソースがＭＯＳトランジスターＴｒ３、Ｔｒ４のソースに接続され、ドレインがＭＯＳトランジスターＴｒ８のソースに接続される。ＭＯＳトランジスターＴｒ７は、ゲートがＭＯＳトランジスターＴｒ３のゲートに接続される。ＭＯＳトランジスターＴｒ８のドレインは、対応する第２のビットライン（２ＢＬ）に接続され、ゲートは、対応する第２のワードライン（２ＷＬ）に接続される。

第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）は、Ｘ方向に延びる。一対の第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）は、中間地点で互いに交差するようにビットライン交差方式により配置される。第１のワードライン（１ＷＬ）は、Ｙ方向に延びる。

第２のビットライン（２ＢＬ）は、Ｙ方向に延びる。第２のワードライン（２ＷＬ）は、Ｘ方向に延びる。

このように、メモリーセルＭＣは、ＭＯＳトランジスターＴｒ１〜Ｔｒ４により、データを記憶する。より具体的には、メモリーセルＭＣでは、ＭＯＳトランジスターＴｒ１のドレイン電位とＭＯＳトランジスターＴｒ２のドレイン電位とが相補的な状態で安定し、それぞれの電位が保持される。このように保持された電位は、ＭＯＳトランジスターＴｒ５、Ｔｒ６を介して第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）に供給され、各ビットラインの電位に対応した１ビットのデータの読み出しが行われる。また、メモリーセルＭＣでは、ＭＯＳトランジスターＴｒ１のドレイン電位とＭＯＳトランジスターＴｒ２のドレイン電位とが相補的な状態となるように第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の電位が設定される。そして、ＭＯＳトランジスターＴｒ５、Ｔｒ６を介して、ＭＯＳトランジスターＴｒ１のドレイン電位とＭＯＳトランジスターＴｒ２のドレイン電位が設定され、記憶すべき１ビットのデータの書き込みが行われる。また、メモリーセルＭＣでは、第２のビットライン（２ＢＬ）についても同様に、ＭＯＳトランジスターＴｒ３、Ｔｒ４を介してデータの読み出しが行われる。

このような構成のメモリーセルＭＣを有する半導体記憶装置１００では、入出力ポート２０又は出力ポート３０を介してデータの書き込み動作又は読み出し動作は、次のように行われる。

図３に、第１の実施形態における半導体記憶装置１００の入出力ポート２０を介した書き込み動作例のフロー図を示す。

まず、第１のビットライン制御回路４２が、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）をプリチャージする（ステップＳ１０）。これにより、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）は、Ｈレベルの電位に設定される。

次に、メモリーセルＭＣにＨレベルを書き込むとき（ステップＳ１２：Ｙ）、第１のビットライン制御回路４２は、第１のビットライン（１ＢＬ）をＨレベル電位、第１の相補ビットライン（／１ＢＬ）をＬレベル電位に設定する（ステップＳ１４）。一方、メモリーセルＭＣにＬレベルを書き込むとき（ステップＳ１２：Ｎ）、第１のビットライン制御回路４２は、第１のビットライン（１ＢＬ）をＬレベル電位、第１の相補ビットライン（／１ＢＬ）をＨレベル電位に設定する（ステップＳ１６）。

ステップＳ１４又はステップＳ１６に続いて、第１のワードライン制御回路４６は、対応する第１のワードライン（１ＷＬ）を選択する（ステップＳ１８）。これにより、ＭＯＳトランジスターＴｒ５、Ｔｒ６がオンになる。その結果、Ｈレベル書き込みのとき、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の電位が、それぞれＭＯＳトランジスターＴｒ１、Ｔｒ２のドレイン電位に設定され、メモリーセルＭＣの書き込みが行われる（ステップＳ２０）。

図４に、第１の実施形態における半導体記憶装置１００の入出力ポート２０を介した読み出し動作例のフロー図を示す。

まず、第１のビットライン制御回路４２が、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）をプリチャージする（ステップＳ３０）。これにより、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）は、Ｈレベルの電位に設定される。

次に、第１のワードライン制御回路４６は、対応する第１のワードライン（１ＷＬ）を選択する（ステップＳ３２）。これにより、ＭＯＳトランジスターＴｒ５、Ｔｒ６がオンになる。

ＭＯＳトランジスターＴｒ１のドレイン電位がＨレベルに対応した電位のとき（ステップＳ３４：Ｙ）、第１のビットライン（１ＢＬ）がＨレベルに対応した電位、第１の相補ビットライン（／１ＢＬ）がＬレベルに対応した電位に設定される（ステップＳ３６）。

ＭＯＳトランジスターＴｒ１のドレイン電位がＬレベルに対応した電位のとき（ステップＳ３４：Ｎ）、第１のビットライン（１ＢＬ）がＬレベルに対応した電位、第１の相補ビットライン（／１ＢＬ）がＨレベルに対応した電位に設定される（ステップＳ３８）。

ステップＳ３６又はステップＳ３８に続いて、第１のビットライン制御回路４２は、第１のビットライン（１ＢＬ）の電位と第１の相補ビットライン（／１ＢＬ）の電位との電位差を差動増幅する（ステップＳ４０）。この結果、メモリーセルＭＣから、ＭＯＳトランジスターＴｒ１のドレイン電位に対応したＨレベルのデータ又はＬレベルのデータの読み出しが行われる（ステップＳ４２）。

図５に、第１の実施形態における半導体記憶装置１００の出力ポート３０を介した読み出し動作例のフロー図を示す。

まず、第２のビットライン制御回路４４が、第２のビットライン（２ＢＬ）をディスチャージする（ステップＳ５０）。これにより、第２のビットライン（１ＢＬ）は、Ｌレベルの電位に設定される。なお、ステップＳ５０は、第２のビットライン（２ＢＬ）をＬレベルにプリチャージすることを意味する。

次に、第２のワードライン制御回路４８は、対応する第２のワードライン（２ＷＬ）を選択する（ステップＳ５２）。これにより、ＭＯＳトランジスターＴｒ８がオンになる。

ＭＯＳトランジスターＴｒ１のドレイン電位がＨレベルに対応した電位のとき、ＭＯＳトランジスターＴｒ７がオンとなり（ステップＳ５４：Ｙ）、第２のビットライン（２ＢＬ）がＨレベルに対応した電位に設定される（ステップＳ５６）。従って、メモリーセルＭＣからは、第２のビットライン（２ＢＬ）を介してＨレベルのデータの読み出しが行われる。

一方、ＭＯＳトランジスターＴｒ１のドレイン電位がＬレベルに対応した電位のとき、ＭＯＳトランジスターＴｒ７がオフとなり（ステップＳ５４：Ｎ）、第２のビットライン（２ＢＬ）がＬレベルに対応した電位のままとなる（ステップＳ５８）。従って、メモリーセルＭＣからは、第２のビットライン（２ＢＬ）を介してＬレベルのデータの読み出しが行われる。

このように、第１の実施形態では、入出力ポート２０に対して、一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）によりデータの書き込み及び読み出しが可能に構成される。一方、第１の実施形態では、出力ポート３０に対して、第２のビットライン（２ＢＬ）のみによりデータの読み出しが可能に構成される。こうすることで、半導体記憶装置１００に対して入出力ポート２０を介して高速にデータの書き込み及び読み出しを行う一方、出力ポート３０を介して低速にデータの読み出しを行うことができる。出力ポート３０を介して高速にデータの読み出しが必要とされない用途の場合、少なくとも第２のビットライン（２ＢＬ）に対応する第２の相補ビットライン（／２ＢＬ）の配置本数を削減できるため、半導体記憶装置１００の面積を小さくすることができる。

ところで、第１の実施形態では、微少な振幅で高速な書き込み動作及び読み出し動作を行うための第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）が、第２のワードライン（２ＷＬ）と同じ方向に並走して配置される。即ち、第２のワードライン（２ＷＬ）は、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）が延びるＸ方向に延びるように形成される。第２のワードライン（２ＷＬ）は、振幅の大きい信号に対応した電位に設定されるため、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）と第２のワードライン（２ＷＬ）との間のクロストークノイズの影響が大きくなる。そこで、第１の実施形態では、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）をビット交差方式により配置している。また、第１の実施形態では、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の配線層と、第２のワードライン（２ＷＬ）の配線層とを異ならせている。

図６（Ａ）、図６（Ｂ）に、第１の実施形態における第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）の説明図を示す。図６（Ａ）は、第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）を上面から見た模式図を表す。図６（Ｂ）は、図６（Ａ）のＡ−Ａ´線に沿った断面構造の模式図を表す。

Ｘ方向に並ぶ複数のメモリーセルで共用される一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）は、その中間位置において互いに交差するように配置される。更に、一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）に対し、上面から見てＹ方向又はＹ方向の反対方向に隣接して、対応する第２のワードライン（２ＷＬ）が配置される。

また、一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）は、それぞれ第Ｎ（Ｎは１以上の整数）の金属配線層を用いて配置される。第２のワードライン（２ＷＬ）は、第Ｎの金属配線層よりも上層の第（Ｎ＋Ｍ）（Ｍは１以上の整数）の金属配線層を用いて配置される。

図７に、第１の実施形態における第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）の並びの説明図を示す。図７は、第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）を上面から見た模式図を表す。なお、図７では、一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）に対し、上面から見てＹ方向に、第２のワードライン（２ＷＬ）が配置される。

Ｘ方向に並ぶ第（ｎ−１）（ｎは２以上の整数）行の複数のメモリーセルで共用される一対の第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）に対し、対応する第２のワードライン（２ＷＬ）がＹ方向に隣接して配置される。この第２のワードライン（２ＷＬ）は、Ｘ方向に並ぶ第（ｎ−１）行の複数のメモリーセルで共用されるものである。

また、第（ｎ−１）行に隣接する第ｎ行の複数のメモリーセルで共用される一対の第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）に対しても、対応する第２のワードライン（２ＷＬ）がＹ方向に隣接して配置される。この第２のワードライン（２ＷＬ）は、Ｘ方向に並ぶ第ｎ行の複数のメモリーセルで共用されるものである。このとき、第ｎ行の第１の相補ビットライン（／１ＢＬ）が、第（ｎ−１）行の第２のワードライン（２ＷＬ）とＹ方向に隣接して配置される部分を有する。

同様に、第ｎ行に隣接する第（ｎ＋１）行の複数のメモリーセルで共用される一対の第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）に対しても、対応する第２のワードライン（２ＷＬ）がＹ方向に隣接して配置される。この第２のワードライン（２ＷＬ）は、Ｘ方向に並ぶ第（ｎ＋１）行の複数のメモリーセルで共用されるものである。このとき、第（ｎ＋１）行の第１のビットライン（１ＢＬ）が、第ｎ行の第２のワードライン（２ＷＬ）とＹ方向に隣接して配置される部分を有する。

即ち、第（ｎ−１）行の複数のメモリーセル、第ｎ行の複数のメモリーセル及び第（ｎ＋１）行の複数のメモリーセルがＹ方向に並んで配置されるとき、各ビットライン及び対応する第２のワードライン（２ＷＬ）は、次のように配置される。第（ｎ−１）行について第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）が上面から見てＹ方向に順番に並んで配置される。更に第（ｎ−１）行の第２のワードライン（２ＷＬ）に対して上面から見てＹ方向に、第ｎ行について第１の相補ビットライン（／１ＢＬ）、第１のビットライン（１ＢＬ）及び第２のワードライン（２ＷＬ）が順番に並んで配置される。更に第ｎ行の第２のワードライン（２ＷＬ）に対して上面から見てＹ方向に、第（ｎ＋１）行について第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）が順番に並んで配置される。

このとき、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の各ビットラインと、第２のワードライン（２ＷＬ）との間で、配線間容量Ｃ１、Ｃ２（図示せず）が形成される。しかしながら、配線間容量Ｃ１、Ｃ２は、以下に示す比較例と比較して大幅に低減することができるため、クロストークノイズを大幅に軽減して低電圧動作時に、誤動作することなく、回路動作の安定化を図ることができるようになる。

（第１の比較例）
図８（Ａ）、図８（Ｂ）に、第１の実施形態の第１の比較例における第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）の説明図を示す。図８（Ａ）は、第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）を上面から見た模式図を表す。図８（Ｂ）は、図８（Ａ）のＢ−Ｂ´線に沿った断面構造の模式図を表す。

第１の比較例では、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）は、図８（Ａ）に示すようにビットライン交差方式を採用せずに、図８（Ｂ）に示すように各ビットラインを同一配線層（第Ｎの金属配線層）で並走させている。また、第２のワードライン（２ＷＬ）は、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）と同一の配線層で、両ビットラインの間に配置している。

この場合、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）のそれぞれは、第２のワードライン（２ＷＬ）との間で、同一の配線間容量Ｃ１０、Ｃ２０（図示せず）が形成される。これにより、相補関係を有する第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）が同じ配線間容量が負荷されるため、ビットラインの制御が簡素化される。

ところが、各ビットラインと第２のワードライン（２ＷＬ）は、図６（Ａ）と比較して、ほぼ２倍の距離を並走することになり、配線間容量Ｃ１０は配線間容量Ｃ１の２倍、配線間容量Ｃ２０は配線間容量Ｃ２の２倍となる。従って、第１の比較例では、第１の実施形態と比較して、クロストークノイズが大きくなる。

図９に、第１の比較例における制御タイミング例を示す。図９は、第１のワードライン（１ＷＬ）、第２のワードライン（２ＷＬ）、センスアンプ制御信号、第１のビットライン（１ＢＬ）、及びセンスアンプ出力のタイミングの一例を表す。センスアンプは、第１のビットライン制御回路４２が有し、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の電位差を差動増幅する。このセンスアンプは、センスアンプ制御信号がＨレベルになったとき、上記の差増増幅動作を行う。なお、図９では、センスアンプがＨレベル又はＬレベルを出力するスレッショルドレベルもあわせて図示している。

第１のワードライン（１ＷＬ）が選択されると、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の一方の電位が下がる。このとき、第２のワードライン（２ＷＬ）が選択されると、第２のワードライン（２ＷＬ）の電位変動に伴い、配線間容量を介して、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の電位も変動する。本来Ｈレベルに維持されるべき一方のビットラインの電位が変動して、スレッショルドレベルを下回ると、両方のビットラインの電位がＬレベルとなり、センスアンプの出力は、プリチャージ後の電位であるＨレベルがそのまま出力される。即ち、第１の比較例では、Ｌレベルの読み出しできず、回路の誤動作が発生する場合があるという問題がある。

（第２の比較例）
上記の第１の比較例に対して、第２のワードライン（２ＷＬ）を、対応する一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）に隣接して配置することが考えられる。

図１０（Ａ）、図１０（Ｂ）に、第１の実施形態の第２の比較例における第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）の説明図を示す。図１０（Ａ）は、第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）を上面から見た模式図を表す。図１０（Ｂ）は、図１０（Ａ）のＣ−Ｃ´線に沿った断面構造の模式図を表す。

第２の比較例では、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）は、図１０（Ａ）に示すようにビットライン交差方式を採用せずに、図１０（Ｂ）に示すように各ビットラインを同一配線層（第Ｎの金属配線層）で並走させている。また、第２のワードライン（２ＷＬ）は、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）と同一の配線層で配置される。しかしながら、第２のワードライン（２ＷＬ）は、例えば第１のビットライン（１ＢＬ）に隣接して配置し、対応する第１の相補ビットライン（／１ＢＬ）とは距離を隔てて配置している。

この場合、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）のそれぞれは、第２のワードライン（２ＷＬ）との間で、それぞれ異なる配線間容量Ｃ１１、Ｃ２１（図示せず）が形成される。これにより、第２のワードライン（２ＷＬ）と第１の相補ビットライン（／１ＢＬ）との間の配線間容量Ｃ２１は大幅に低減できるが、第２のワードライン（２ＷＬ）と第１のビットライン（１ＢＬ）との間の配線間容量Ｃ１１と異なる容量が付加される。そのため、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の制御が非常に複雑になる。

図１１に、第２の比較例における制御タイミング例を示す。図１１は、第１のワードライン（１ＷＬ）、第２のワードライン（２ＷＬ）、センスアンプ制御信号、第１のビットライン（１ＢＬ）、及びセンスアンプ出力のタイミングの一例を表す。なお、図１１において、図９と同様の部分には同一符号を付し、適宜説明を省略する。

第１のワードライン（１ＷＬ）が選択されると、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の一方の電位が下がる。このとき、第２のワードライン（２ＷＬ）が選択されると、第２のワードライン（２ＷＬ）の電位変動に伴い、配線間容量を介して、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の電位も変動する。ところが、第１のビットライン（１ＢＬ）の方に大きな配線間容量が付加されるため、本来Ｈレベルに維持されるべき一方のビットラインの電位が変動して他方のビットラインの電位を下回る可能性がある。従って、センスアンプの出力は、本来出力すべき論理レベルとは逆の論理レベルとなり、逆データが読み出される。即ち、第２の比較例では、逆データが読み出される可能性があり、回路の誤動作が発生する場合があるという問題がある。

（第１の実施形態の効果）
これに対して、第１の実施形態では、図６（Ａ）、図６（Ｂ）のように配置するため、第２のワードライン（２ＷＬ）と各ビットライン間との間の配線間容量を、それぞれ第１の比較例のほぼ２分の１にすることができる。また、第２のワードライン（２ＷＬ）と、対応する一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）とを異層間配線としたので、配線間容量自体を大幅に低減することができる。

図１２に、第１の実施形態における制御タイミング例を示す。図１２は、第１のワードライン（１ＷＬ）、第２のワードライン（２ＷＬ）、センスアンプ制御信号、第１のビットライン（１ＢＬ）、及びセンスアンプ出力のタイミングの一例を表す。なお、図１２において、図９と同様の部分には同一符号を付し、適宜説明を省略する。

第１のワードライン（１ＷＬ）が選択されると、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の一方の電位が下がる。このとき、第２のワードライン（２ＷＬ）が選択されると、第２のワードライン（２ＷＬ）の電位変動に伴い、配線間容量を介して、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の電位も変動する。ところが、各ビットラインと第２のワードライン（２ＷＬ）との間の配線間容量も非常に小さいため、本来Ｈレベルに維持されるべき一方のビットラインの電位が変動して他方のビットラインの電位を下回ることがない。そのため、センスアンプの出力は、本来出力すべき論理レベルとなる。即ち、第１の実施形態では、クロストークノイズの影響を受けることなく、回路の誤動作を防止し、低電圧動作が可能となる。

更に、第１の実施形態では、低速な読み出し動作を行う出力ポート３０側へのデータ読み出し用に第２のビットライン（２ＢＬ）を設け、第２の相補ビットライン（／２ＢＬ）を省略した構成を採用している。これにより、第１の実施形態におけるメモリーセルＭＣの構成を例えば８個のＭＯＳトランジスターで構成でき、メモリーセルＭＣの高集積化が可能となる。

図１３に、第１の実施形態におけるメモリーセルＭＣのレイアウトの一例を示す。図１３は、理解を容易にするために金属配線層等の図示を省略し、ポリシリコン層、Ｎ型拡散層、Ｐ型拡散層のみを図示している。なお、図１３は、第１の実施形態におけるメモリーセルＭＣを上面から見たレイアウトの一例であり、１０個のＭＯＳトランジスターでメモリーセルを構成した場合のレイアウトの一例もあわせて図示している。

第１の実施形態におけるメモリーセルＭＣには、メモリーセルＭＣを構成するＭＯＳトランジスターのトランジスター形成領域内にポリシリコン層ＰＬ、Ｎ型拡散層ＮＴ、Ｐ型拡散層ＰＴが形成される。一方、メモリーセルＭＣ１０は、メモリーセルＭＣ１０を構成するＭＯＳトランジスターのトランジスター形成領域内にポリシリコン層ＰＬ、Ｎ型拡散層ＮＴ、Ｐ型拡散層ＰＴが形成される。このメモリーセルＭＣ１０は、１０個のＭＯＳトランジスターで構成され、第２のビットライン（２ＢＬ）とこれに対応した第２の相補ビットライン（／２ＢＬ）を介してデータの読み出しが可能となる。しかしながら、第１の実施形態では、メモリーセルＭＣを８個のＭＯＳトランジスターで構成するようにしたので、図１３のＸ方向（図１と同じＸ方向）にΔＷｄだけメモリーセルの領域が小さくなり、高集積化が可能となる。

また、第１の実施形態では、８個のＭＯＳトランジスターで構成することで、図１３のメモリーセルＭＣの空き領域ＳＰＣが得られる。そこで、この空き領域ＳＰＣにタップ領域ＴＡＰを設け、タップ領域ＴＡＰに電位固定手段としてＮ型拡散層を設け、Ｎ型拡散層を介して電源電圧ＡＶＤＤを基板に与える。こうすることで、基板電位が揺れることなく、より一層安定した回路動作が可能となる。なお、電位固定手段は、基板電位を所定の電位（接地電源電圧ＶＳＳ又は電源電圧ＡＶＤＤの電位。広義には、第１の電位）に固定するものであればよい。

また、第１の実施形態において、上面から見て、Ｙ方向に延びる第２のビットライン（２ＢＬ）と第１のワードライン（１ＷＬ）との間に第２の電位に固定されたシールド配線が配置される。こうすることで、第２のビットライン（２ＢＬ）と第１のワードライン（１ＷＬ）とのクロストークノイズを低減できる。

図１４（Ａ）、図１４（Ｂ）に、第１の実施形態におけるシールド配線の説明図を示す。図１４（Ａ）は、第２のビットライン（２ＢＬ）、第１のワードライン（１ＷＬ）及びシールド配線を上面から見た図を模式的に表す。図１４（Ｂ）は、図１４（Ａ）に第２の相補ビットライン（／２ＢＬ）を追加した場合のシールド配線を上面から見た図を模式的に表す。

図１４（Ａ）に示すように、第１の実施形態では、第２のビットライン（２ＢＬ）と第１のワードライン（１ＷＬ）との間にシールド配線ＳＬＤが配置される。この場合、第２のビットライン（２ＢＬ）及び対応する第１のワードライン（１ＷＬ）の配線領域の幅はＷｄ１で済む。これに対して、第２の相補ビットライン（／２ＢＬ）を追加すると、図１４（Ｂ）に示すシールド配線ＳＬＤ１の他に、第１のワードライン（１ＷＬ）と第２の相補ビットライン（／２ＢＬ）との間にもシールド配線ＳＬＤ２を設ける必要がある。そのため、Ｘ方向の幅はＷｄ２だけ必要となり、１本の相補ビットラインの追加は新たなシールド配線の追加を招き、図１４（Ａ）と比較して半導体記憶装置１００の高集積化が難しくなる。

また、シールド配線ＳＬＤが固定される第２の電位は、図１３（Ａ）における電位固定手段で固定される第１の電位と同電位であることが望ましい。即ち、シールド配線ＳＬＤは、上記の電位固定手段と電気的に接続されることが望ましい。こうすることで、半導体記憶装置１００の高集積化と回路のより一層の安定動作とを両立させることができるようになる。

以上説明したように、第１の実施形態では、マルチポートメモリーとして機能する半導体記憶装置１００において、一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）をビットライン交差方式により配置している。そして、これらに隣接して第２のワードライン（２ＷＬ）を並走するように配置している。これにより、各ビットラインと第２のワードライン（２ＷＬ）との間の配線間容量を、単純に並走させる場合と比較してほぼ２分の１にすることができる。また、第１の実施形態では、第２のワードライン（２ＷＬ）と、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）とを異層間配線としている。こうすることで、従来と比較して、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図ることができるようになる。

〔第２の実施形態〕
第１の実施形態では、一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）をビットライン交差方式により配置する例を説明したが、本発明はこれに限定されるものではない。

図１５（Ａ）、図１５（Ｂ）に、第２の実施形態における第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）の説明図を示す。図１５（Ａ）は、第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）を上面から見た模式図を表す。図１５（Ｂ）は、図１５（Ａ）のＤ−Ｄ´線に沿った断面構造の模式図を表す。

Ｘ方向に並ぶ複数のメモリーセルで共用される一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）に隣接して、上面から見てＹ方向又はＹ方向の反対方向に隣接して、対応する第２のワードライン（２ＷＬ）が配置される。

また、一対の第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）は、それぞれ第Ｎの金属配線層を用いて配置され、第２のワードライン（２ＷＬ）は、第Ｎの金属配線層よりも上層の第（Ｎ＋Ｍ）の金属配線層を用いて配置される。

図１６に、第２の実施形態における第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）の並びの説明図を示す。図１６は、第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）及び第２のワードライン（２ＷＬ）を上面から見た模式図を表す。

Ｘ方向に並ぶ第（ｎ−１）行の複数のメモリーセルで共用される一対の第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）に対し、対応する第２のワードライン（２ＷＬ）がＹ方向に隣接して配置される。この第２のワードライン（２ＷＬ）は、Ｘ方向に並ぶ第（ｎ−１）行の複数のメモリーセルで共用されるものである。

また、第（ｎ−１）行に隣接する第ｎ行の複数のメモリーセルで共用される一対の第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）に対しても、対応する第２のワードライン（２ＷＬ）がＹ方向に隣接して配置される。この第２のワードライン（２ＷＬ）は、Ｘ方向に並ぶ第ｎ行の複数のメモリーセルで共用されるものである。このとき、第ｎ行の第１の相補ビットライン（／１ＢＬ）が、第（ｎ−１）行の第２のワードライン（２ＷＬ）とＹ方向に隣接して配置される。また、第ｎ行の第１のビットライン（１ＢＬ）が、第（ｎ−１）行の第２のワードライン（２ＷＬ）とＹ方向に隣接して配置されない。

同様に、第ｎ行に隣接する第（ｎ＋１）行の複数のメモリーセルで共用される一対の第１のビットライン（１ＢＬ）及び対応する第１の相補ビットライン（／１ＢＬ）に対しても、対応する第２のワードライン（２ＷＬ）がＹ方向に隣接して配置される。この第２のワードライン（２ＷＬ）は、Ｘ方向に並ぶ第（ｎ＋１）行の複数のメモリーセルで共用されるものである。このとき、第（ｎ＋１）行の第１のビットライン（１ＢＬ）が、第ｎ行の第２のワードライン（２ＷＬ）とＹ方向に隣接して配置される。また、第（ｎ＋１）行の第１の相補ビットライン（／１ＢＬ）が、第ｎ行の第２のワードライン（２ＷＬ）とＹ方向に隣接して配置されない。

第２の実施形態は、その他の点は、第１の実施形態と同様であるため、詳細な説明を省略する。このような第２の実施形態では、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）の各ビットラインと、第２のワードライン（２ＷＬ）との間で、配線間容量Ｃ３、Ｃ４（図示せず）が形成される。しかしながら、配線間容量Ｃ３、Ｃ４は、異層配線により非常に小さい。そのため、第１の実施形態よりはクロストークノイズが大きくなるものの、上記の第１の比較例及び第２の比較例と比較して大幅に低減することができる。そのため、第２の実施形態によれば、従来と比較して、クロストークノイズを大幅に軽減して低電圧動作時に、誤動作することなく、回路動作の安定化を図ることができるようになる。

〔第３の実施形態〕
第１の実施形態又は第２の実施形態では、メモリーセルＭＣが８個のＭＯＳトランジスターで構成され、半導体記憶装置１００が、第２の相補ビットライン（／２ＢＬ）が省略された構成を例に説明したが、本発明はこれに限定されるものではない。

図１７に、第３の実施形態におけるメモリーセルの構成例の回路図を示す。なお、図１７では、第１のビットライン（１ＢＬ）、第１の相補ビットライン（／１ＢＬ）、第２のビットライン（２ＢＬ）、第２の相補ビットライン（／２ＢＬ）の配置方向を模式的に表している。同様に、図１７では、第１のワードライン（１ＷＬ）、及び第２のワードライン（２ＷＬ）の配置方向を模式的に表している。図１７において、図２と同様の部分には同一符号を付し、適宜説明を省略する。

第３の実施形態におけるメモリーセルＭＣ１が図２に示すメモリーセルＭＣと異なる点は、ＭＯＳトランジスターＴｒ９、Ｔｒ１０、第２の相補ビットライン（／２ＢＬ）が追加された点である。ＭＯＳトランジスターＴｒ９、Ｔｒ１０は、Ｐ型のＭＯＳトランジスターである。

ＭＯＳトランジスターＴｒ９は、ソースがＭＯＳトランジスターＴｒ３、Ｔｒ４のソースに接続され、ドレインがＭＯＳトランジスターＴｒ１０のソースに接続される。ＭＯＳトランジスターＴｒ９は、ゲートがＭＯＳトランジスターＴｒ４のゲートに接続される。ＭＯＳトランジスターＴｒ１０のドレインは、対応する第２の相補ビットライン（／２ＢＬ）に接続され、ゲートは、対応する第２のワードライン（２ＷＬ）に接続される。

一対の第２のビットライン（２ＢＬ）及び対応する第２の相補ビットライン（／２ＢＬ）は、Ｙ方向に延びる。一対の第２のビットライン（２ＢＬ）及び対応する第２の相補ビットライン（／２ＢＬ）は、Ｙ方向に並ぶ複数のメモリーセル毎に配置される。その他の点は、第１の実施形態又は第２の実施形態と同様であり、説明を省略する。

このような第３の実施形態によれば、第１の実施形態又は第２の実施形態と比較すると高集積化は阻害されるものの、出力ポート３０に対しても高速なデータ読み出しが可能となる。従って、第１の実施形態又は第２の実施形態と同様に、従来と比較して、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図ることができるようになる。

なお、第３の実施形態においても、第２の実施形態と同様に、第１のビットライン（１ＢＬ）及び第１の相補ビットライン（／１ＢＬ）をビットライン交差方式により配置しなくてもよい。この場合でも、クロストークノイズがより大きくなるものの、従来と比較して大幅にクロストークノイズを低減することができる。

また、第３の実施形態において、出力ポート３０に代えて入出力ポート２０と同様のポートを設けてもよい。こうすることで、第２のビットライン（２ＢＬ）及び対応する第２の相補ビットライン（／２ＢＬ）に、メモリーセルＭＣへの読み出しデータのみならず書き込みデータを伝送させることができる。その結果、各ポートを介して、高速なデータの書き込み及び読み出しが可能な半導体記憶装置において、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図ることができるようになる。

〔集積回路装置への適用〕
上記のいずれかの実施形態における半導体記憶装置は、集積回路装置に内蔵させることができる。以下では、本発明に係る集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置はマイクロコンピューターに限定されるものではない。

図１８に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。

マイクロコンピューター２００は、中央演算処理装置（Central Processing Unit：ＣＰＵ）２１０と、読み出し専用メモリー（Read Only Memory：ＲＯＭ）２１２と、ランダムアクセスメモリー（Random Access Memory：ＲＡＭ）２１４とを含む。更に、マイクロコンピューター２００は、表示ドライバー２１６と、タイマー回路２１８と、Ｉ／Ｏ回路２２０と、電源回路２２２とを含む。ＣＰＵ２１０、ＲＯＭ２１２、ＲＡＭ２１４、表示ドライバー２１６、タイマー回路２１８、Ｉ／Ｏ回路２２０及び電源回路２２２は、バス２２４を介して接続される。

ＣＰＵ２１０は、バス２２４を介して、ＲＯＭ２１２又はＲＡＭ２１４に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、ＣＰＵ２１０は、表示ドライバー２１６、タイマー回路２１８、Ｉ／Ｏ回路２２０及び電源回路２２２を制御する。ＲＯＭ２１２には、予めプログラムが記憶される。ＲＡＭ２１４は、マルチポートメモリーとして上記のいずれかの実施形態における半導体記憶装置が適用され、プログラムの記憶領域又は作業領域として用いられる。ＲＡＭ２１４にアクセスするＣＰＵ２１０等は、複数のポートを介してアクセスすることで、ビット幅変換されたデータにアクセスすることができる。表示ドライバー２１６は、ＣＰＵ２１０等によって生成されＲＡＭ２１４に格納される画像データに基づいて、マイクロコンピューター２００の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路２１８は、時間を計時し、ＣＰＵ２１０へのタイマー割り込み等を行う。Ｉ／Ｏ回路２２０は、マイクロコンピューター２００の外部に接続される機器からのＩ／Ｏアクセスを実現する。電源回路２２２は、マイクロコンピューター２００を構成する各部に供給する電源を生成する。

上記のいずれかの実施形態における半導体記憶装置が適用されたマイクロコンピューター２００によれば、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図るマルチポートメモリーを備えることができる。

〔電子機器〕
上記のいずれかの実施形態における半導体記憶装置、又は図１８のマイクロコンピューター２００は、次のような電子機器に適用することができる。

図１９に、本発明に係る電子機器の構成例のブロック図を示す。

電子機器５００は、処理部５１０と、記憶部５１２と、操作部５１４と、表示部５１６とを含んで構成される。例えば、処理部５１０の機能は、公知のマイクロコンピューターにより実現され、記憶部５１２の機能は、ハードディスクドライブ装置や、上記のいずれかの実施形態における半導体記憶装置により実現される。或いは、例えば処理部５１０の機能は、図１８のマイクロコンピューター２００により実現され、記憶部５１２の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部５１４は、電子機器５００を制御するための入力データを受け付ける。処理部５１０は、操作部５１４により受け付けられた入力データに応じて、処理を変更することができる。表示部５１６の機能は、液晶表示パネルや有機ＥＬディスプレイ装置等の公知の表示装置により実現される。このような表示部５１６は、処理部５１０によって生成された画像を表示する。

図２０（Ａ）、図２０（Ｂ）に、図１９の電子機器５００の構成例の斜視図を示す。図２０（Ａ）は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図２０（Ｂ）は、携帯電話機の構成例の斜視図を表す。

図１９の電子機器５００の構成例の１つである図２０（Ａ）に示すパーソナルコンピューター８００は、本体部８１０と、表示部８２０と、操作部８３０とを含む。本体部８１０は、図１９の処理部５１０、記憶部５１２等を有する。表示部８２０は、図１９の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部８３０は、図１９の操作部５１４に対応し、キーボード等によりその機能が実現される。このような操作部８３０を介した操作情報が本体部８１０の処理部５１０によって解析され、その操作情報に応じて表示部８２０に画像が表示される。これにより、クロストークノイズの影響を受けることなく低電圧で動作し、低消費電力のパーソナルコンピューター８００を提供することができるようになる。

図１９の電子機器５００の構成例の１つである図２０（Ｂ）に示す携帯電話機９００は、本体部９１０と、表示部９２０と、操作部９３０とを含む。本体部９１０は、図１９の処理部５１０、記憶部５１２等を有する。表示部９２０は、図１９の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部９３０は、図１９の操作部５１４に対応し、ボタン等によりその機能が実現される。このような操作部９３０を介した操作情報が本体部９１０の処理部５１０によって解析され、その操作情報に応じて表示部９２０に画像が表示される。これにより、クロストークノイズの影響を受けることなく低電圧で動作し、低消費電力の携帯電話機９００を提供することができるようになる。

なお、図１９の電子機器５００として、図２０（Ａ）、図２０（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。

以上、本発明に係る記憶装置、集積回路装置及び電子機器等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。

（１）上記の実施形態において、「ゲート」という語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソース領域、又はソース電極を意味する。

（２）上記の実施形態において、トランジスターとしてＭＯＳトランジスターを例に説明したが、本発明はこれに限定されるものではない。

（３）上記の実施形態において、８個又は１０個のＭＯＳトランジスターによりメモリーセルが構成される例を説明したが、本発明はメモリーセルの構成に限定されるものではない。

（４）上記の実施形態では、説明の便宜上、Ｘ方向及びＹ方向は、図１に示す方向として説明したが、本発明はこれに限定されるものではない。

（５）上記の実施形態において、本発明を、記憶装置、集積回路装置及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記のいずれかの実施形態における半導体記憶装置を構成する第１のビットライン、第１の相補ビットライン、第２のビットライン、第２の相補ビットライン、第１のワードライン及び第２のワードラインの少なくとも１つの配置方法等であってもよい。

１０…メモリーセルアレイ、 ２０…入出力ポート（第１のポート）、
３０…出力ポート（第２のポート）、 ４０…制御回路、
４２…第１のビットライン制御回路、 ４４…第２のビットライン制御回路、
４６…第１のワードライン制御回路、 ４８…第２のワードライン制御回路、
１００…半導体記憶装置（記憶装置）、 ２００…マイクロコンピューター、
２１０…ＣＰＵ、 ２１２…ＲＯＭ、 ２１４…ＲＡＭ、 ２１６…表示ドライバー、
２１８…タイマー回路、 ２２０…Ｉ／Ｏ回路、 ２２２…電源回路、 ２２４…バス、
５００…電子機器、 ５１０…処理部、 ５１２…記憶部、 ５１４…操作部、
５１６，８２０，９２０…表示部、 ８００…パーソナルコンピューター、
８１０，９１０…本体部、 ８３０，９３０…操作部、 ９００…携帯電話機、
ＭＣ，ＭＣ１，ＭＣ１０…メモリーセル、 ＮＴ…Ｎ型拡散層、 ＰＴ…Ｐ型拡散層、
ＰＬ…ポリシリコン層、 ＳＬＤ，ＳＬＤ１，ＳＬＤ２…シールド配線、
ＳＰＣ…空き領域、 ＴＡＰ…タップ領域、
Ｔｒ１〜Ｔｒ１０…ＭＯＳトランジスター、 １ＢＬ…第１のビットライン、
１ＷＬ…第１のワードライン、 ２ＢＬ…第２のビットライン、
２ＷＬ…第２のワードライン、 ／１ＢＬ…第１の相補ビットライン、
／２ＢＬ…第２の相補ビットライン

Claims (11)

1. マトリックス状に配置された複数のメモリーセルを有するメモリーセルアレイと、
   第１の方向に並ぶメモリーセルを選択するための第１のワードラインと、
   前記第１の方向と交差する第２の方向に並ぶメモリーセルを選択するための第２のワードラインと、
   前記第１のワードラインによって選択された前記第１の方向に並ぶメモリーセルの書き込みデータ又は読み出しデータが伝送される第１のビットラインと、
   前記第１のビットラインが延びる前記第２の方向に延び、該第１のビットラインと互いに交差するように設けられ、前記第１のビットラインによって伝送される前記書き込みデータの相補データ又は前記読み出しデータの相補データが伝送される第１の相補ビットラインと、
   前記第２のワードラインによって選択された前記第２の方向に並ぶメモリーセルの書き込みデータ又は読み出しデータが伝送される第２のビットラインとを含み、
   前記第２のワードラインは、
   対応する一対の前記第１のビットライン及び前記第１の相補ビットラインに対し、上面から見て前記第１の方向又は該第１の方向の反対方向に隣接して、前記第２の方向に延びるように配置されることを特徴とする記憶装置。
2. 請求項１において、
   前記第２のワードラインは、
   対応する一対の前記第１のビットライン及び前記第１の相補ビットラインが配置される配線層とは異なる層に配置されることを特徴とする記憶装置。
3. マトリックス状に配置された複数のメモリーセルを有するメモリーセルアレイと、
   第１の方向に並ぶメモリーセルを選択するための第１のワードラインと、
   前記第１の方向と交差する第２の方向に並ぶメモリーセルを選択するための第２のワードラインと、
   前記第１のワードラインによって選択された前記第１の方向に並ぶメモリーセルの書き込みデータ又は読み出しデータが伝送される第１のビットラインと、
   前記第１のビットラインが延びる前記第２の方向に延び、該第１のビットラインと互いに交差するように設けられ、前記第１のビットラインによって伝送される前記書き込みデータの相補データ又は前記読み出しデータの相補データが伝送される第１の相補ビットラインと、
   前記第２のワードラインによって選択された前記第２の方向に並ぶメモリーセルの書き込みデータ又は読み出しデータが伝送される第２のビットラインとを含み、
   前記第２のワードラインは、
   対応する一対の前記第１のビットライン及び前記第１の相補ビットラインが配置される配線層とは異なる層に、前記第２の方向に延びるように配置されることを特徴とする記憶装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第２のワードラインは、
   対応する一対の前記第１のビットライン及び前記第１の相補ビットラインが配置される配線層の上層に配置されることを特徴とする記憶装置。
5. 請求項１乃至４のいずれかにおいて、
   各メモリーセルは、
   メモリーセルを構成するトランジスターが配置される領域内に基板電位を第１の電位に固定する電位固定手段を含むことを特徴とする記憶装置。
6. 請求項１乃至５のいずれかにおいて、
   上面から見て、前記第２のビットライン及び対応する前記第１のワードラインの間に、第２の電位に固定され前記第１の方向に延びるシールド配線が配置されることを特徴とする記憶装置。
7. 請求項６において、
   前記シールド配線は、
   前記メモリーセルを構成するトランジスターが配置される領域内に基板電位を第１の電位に固定する電位固定手段と電気的に接続されることを特徴とする記憶装置。
8. 請求項１乃至７のいずれかにおいて、
   第（ｎ−１）（ｎは２以上の整数）行の複数のメモリーセル、第ｎ行の複数のメモリーセル及び第（ｎ＋１）行の複数のメモリーセルが前記第１の方向に並んで配置されるとき、
   前記第（ｎ−１）行について前記第１のビットライン、前記第１の相補ビットライン及び前記第２のワードライン（２ＷＬ）が上面から見て前記第１の方向に順番に並んで配置され、
   前記第（ｎ−１）行の前記第２のワードラインに対して上面から見て前記第１の方向に、前記第ｎ行について前記第１の相補ビットライン、前記第１のビットライン及び前記第２のワードラインが順番に並んで配置され、
   前記第ｎ行の前記第２のワードラインに対して上面から見て前記第１の方向に、前記第（ｎ＋１）行について前記第１のビットライン、前記第１の相補ビットライン及び前記第２のワードラインが順番に並んで配置されることを特徴とする記憶装置。
9. 請求項１乃至８のいずれかにおいて、
   前記第１のビットライン及び前記第１の相補ビットラインに接続される第１のポートと、
   少なくとも前記第２のビットラインに接続される第２のポートとを含むことを特徴とする記憶装置。
10. 中央演算処理装置と、
    前記中央演算処理装置によって書き込まれたデータを記憶し、又は記憶しているデータを前記中央演算処理装置によって読み出される請求項１乃至９のいずれか記載の記憶装置とを含むことを特徴とする集積回路装置。
11. 請求項１乃至９のいずれか記載の記憶装置を含むことを特徴とする電子機器。

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