JP2000236029A - 平面状にアクセスラインを具備したメモリセル - Google Patents
平面状にアクセスラインを具備したメモリセルInfo
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Abstract
(57)【要約】
【課題】 アクセスライン（例：ビットライン）間の容
量性結合を低減した二重ポートＳＲＡＭを提供する。 【解決手段】 本発明は、ビットライン２２と１８、２
１と１９間を一定電圧のシルード用ランナー５１，５３
でシールドする。このシルード用ランナー５１，５３
は、レベル間の相互接続を介して接地電圧あるいは電源
電圧に接続される。ワードライン１１，１２もまた同様
な方法によりシールドされる。
量性結合を低減した二重ポートＳＲＡＭを提供する。 【解決手段】 本発明は、ビットライン２２と１８、２
１と１９間を一定電圧のシルード用ランナー５１，５３
でシールドする。このシルード用ランナー５１，５３
は、レベル間の相互接続を介して接地電圧あるいは電源
電圧に接続される。ワードライン１１，１２もまた同様
な方法によりシールドされる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＡＭデバイスに
関し、特に複数のアクセスライン対を具備する、マルチ
ポートのＳＲＡＭデバイスに関する。
関し、特に複数のアクセスライン対を具備する、マルチ
ポートのＳＲＡＭデバイスに関する。
【０００２】
【従来の技術】二重ポートのＳＲＡＭセルが従来のＳＲ
ＡＭデバイスと異なる点は、第２の読出または書込（ま
たはその両方）用のパスがセルに接続できるよう設計さ
れた第２の組のアクセスデバイス（例：トランジスタ）
を有する点である。セルは、シリコン基板と同一レベル
上に配置されたすべてのアクセスデバイスと同一平面状
にある。これは、各セルに対しすべての相互接続の少な
くとも一部が共通の相互接続レベルを占有する必要があ
ることを意味する。デバイスが小さくなるにつれて、導
体間のスペースも小さくなり、その結果ランナー（導
体）間のクロストークが設計上問題となっている。この
問題は同一セル領域内に、第２の対のアクセスランナー
を有するデュアルポートデバイスにおいて特に顕著であ
る。
ＡＭデバイスと異なる点は、第２の読出または書込（ま
たはその両方）用のパスがセルに接続できるよう設計さ
れた第２の組のアクセスデバイス（例：トランジスタ）
を有する点である。セルは、シリコン基板と同一レベル
上に配置されたすべてのアクセスデバイスと同一平面状
にある。これは、各セルに対しすべての相互接続の少な
くとも一部が共通の相互接続レベルを占有する必要があ
ることを意味する。デバイスが小さくなるにつれて、導
体間のスペースも小さくなり、その結果ランナー（導
体）間のクロストークが設計上問題となっている。この
問題は同一セル領域内に、第２の対のアクセスランナー
を有するデュアルポートデバイスにおいて特に顕著であ
る。
【０００３】通常の二重ポートＳＲＡＭにおいては、こ
の第２の対のアクセスラインはビットラインである。こ
のセルに対する相互接続構造のレイアウトは、セルごと
に４本のビットラインと２本のワードラインとを具備す
る点で非対称である。あるデザインルールで最小のセル
サイズを維持するためには、４本のビットラインがもっ
とも近接して配置される。ワードラインは広がって配置
され好ましくない容量性の相互作用は回避される。しか
し、電気的な観点からすると、ビットライン間のスペー
スは、読出用のビットラインの電圧は比較的小さいが書
込用ビットラインの電圧の振れは両方とも大きいため、
必要とされる程広くはない。かくして好ましくない容量
性結合にもっとも敏感なラインは、他のライン（通常書
込用ビットライン）に近接して配置された読出用ビット
ラインである。
の第２の対のアクセスラインはビットラインである。こ
のセルに対する相互接続構造のレイアウトは、セルごと
に４本のビットラインと２本のワードラインとを具備す
る点で非対称である。あるデザインルールで最小のセル
サイズを維持するためには、４本のビットラインがもっ
とも近接して配置される。ワードラインは広がって配置
され好ましくない容量性の相互作用は回避される。しか
し、電気的な観点からすると、ビットライン間のスペー
スは、読出用のビットラインの電圧は比較的小さいが書
込用ビットラインの電圧の振れは両方とも大きいため、
必要とされる程広くはない。かくして好ましくない容量
性結合にもっとも敏感なラインは、他のライン（通常書
込用ビットライン）に近接して配置された読出用ビット
ラインである。
【０００４】二重ポートのＳＲＡＭにおいて、近接して
配置されたランナー間の容量性結合を減らす手段によ
り、セルの寸法の最適化が図られ設計の自由度が増す。
配置されたランナー間の容量性結合を減らす手段によ
り、セルの寸法の最適化が図られ設計の自由度が増す。
【０００５】
【発明が解決しようとする課題】本発明の目的は、アク
セスライン間の容量性結合を低減した二重ポートＳＲＡ
Ｍを提供することである。このアクセスラインはビット
ラインである。
セスライン間の容量性結合を低減した二重ポートＳＲＡ
Ｍを提供することである。このアクセスラインはビット
ラインである。
【０００６】
【課題を解決するための手段】本発明は、ビットライン
を一定電圧のランナーでシールドする。このランナー
は、レベル間の相互接続を介して接地電圧あるいは電源
電圧に接続される。そのため、セル内では「デッドエン
ド」となっている。ワードラインもまた同様な方法によ
りシールドされる。
を一定電圧のランナーでシールドする。このランナー
は、レベル間の相互接続を介して接地電圧あるいは電源
電圧に接続される。そのため、セル内では「デッドエン
ド」となっている。ワードラインもまた同様な方法によ
りシールドされる。
【０００７】
【発明の実施の形態】図１に、読出用ワードライン１１
と書込用ワードライン１２とを具備するセルのレイアウ
トを示す。ＶＤＤは１４でＶＳＳは１５で示される。第
一対のビットラインは図の左側から第１書込ビットライ
ン１８と第１読出ビットライン１９でアクセスされる。
第２対のビットラインは、第２書込ビットライン２１と
第２読出ビットライン２２で図の右側からアクセスされ
る。３１〜３９は、８個のトランジスタを示す。同図に
おいては、トランジスタ３１、３２は、ｐチャネルデバ
イスであり、残りのトランジスタ３３〜３９は、ｎチャ
ネルデバイスである。これらのトランジスタの構造は従
来公知のものであり、セルの設計もまた従来公知のもの
である。これらのセルの設計的特徴は詳述しないが、そ
の理由は本発明は、セルの相互接続に関するものだから
である。
と書込用ワードライン１２とを具備するセルのレイアウ
トを示す。ＶＤＤは１４でＶＳＳは１５で示される。第
一対のビットラインは図の左側から第１書込ビットライ
ン１８と第１読出ビットライン１９でアクセスされる。
第２対のビットラインは、第２書込ビットライン２１と
第２読出ビットライン２２で図の右側からアクセスされ
る。３１〜３９は、８個のトランジスタを示す。同図に
おいては、トランジスタ３１、３２は、ｐチャネルデバ
イスであり、残りのトランジスタ３３〜３９は、ｎチャ
ネルデバイスである。これらのトランジスタの構造は従
来公知のものであり、セルの設計もまた従来公知のもの
である。これらのセルの設計的特徴は詳述しないが、そ
の理由は本発明は、セルの相互接続に関するものだから
である。
【０００８】図１の回路のセルのレイアウトを図２に示
す。ビットラインとワードラインとＶＤＤとＶＳＳのラ
インの相互接続のみを示す。同図においてこれらの相互
接続は、第２次と第３次の金属レベルで行われる。第０
次の金属レベルは、ゲートレベルであり、第１次の金属
レベルは、ソース／ドレインの相互接続レベルである。
本発明の解決すべき問題は、第２次金属レベルで表れ
る。もっとも厳しい結合問題は、図２に示すようにビッ
トラインで発生する。アクセスラインは、図１と同一番
号を付している。接点パッド２５が点線で示されてい
る。第２読出ビットライン２２と第１書込ビットライン
１８と第１読出ビットライン１９と第２書込ビットライ
ン２１が容量性結合の影響をもっとも受けやすい。
す。ビットラインとワードラインとＶＤＤとＶＳＳのラ
インの相互接続のみを示す。同図においてこれらの相互
接続は、第２次と第３次の金属レベルで行われる。第０
次の金属レベルは、ゲートレベルであり、第１次の金属
レベルは、ソース／ドレインの相互接続レベルである。
本発明の解決すべき問題は、第２次金属レベルで表れ
る。もっとも厳しい結合問題は、図２に示すようにビッ
トラインで発生する。アクセスラインは、図１と同一番
号を付している。接点パッド２５が点線で示されてい
る。第２読出ビットライン２２と第１書込ビットライン
１８と第１読出ビットライン１９と第２書込ビットライ
ン２１が容量性結合の影響をもっとも受けやすい。
【０００９】これらの問題は本発明によれば、容量性結
合の影響をもっとも受けやすいビットライン間に、シー
ルド用ランナーを付加しこのシールド用ランナーを一定
電位（例えばＶＤＤまたはＶＳＳ）に維持することによ
り解決される。これを行うレイアウトを図３に示す。図
３では図２と同一番号を用いた。かくして付加されたビ
ットラインシールドは、５１で示され、第２読出ビット
ライン２２と第１書込ビットライン１８との間のシール
ドとして機能し、別のビットラインシールド５３は、第
１読出ビットライン１９と第２書込ビットライン２１と
の間のシールドとして機能する。これらのシールド用ラ
ンナー５１，５３は、ビットラインと同一構造を有し、
同一プロセスのステップを用いて、同一金属レベル上に
形成される。
合の影響をもっとも受けやすいビットライン間に、シー
ルド用ランナーを付加しこのシールド用ランナーを一定
電位（例えばＶＤＤまたはＶＳＳ）に維持することによ
り解決される。これを行うレイアウトを図３に示す。図
３では図２と同一番号を用いた。かくして付加されたビ
ットラインシールドは、５１で示され、第２読出ビット
ライン２２と第１書込ビットライン１８との間のシール
ドとして機能し、別のビットラインシールド５３は、第
１読出ビットライン１９と第２書込ビットライン２１と
の間のシールドとして機能する。これらのシールド用ラ
ンナー５１，５３は、ビットラインと同一構造を有し、
同一プロセスのステップを用いて、同一金属レベル上に
形成される。
【００１０】かくして、これらのシールド用ランナー５
１，５３を形成するのに余分な処理ステップは必要とさ
れない。接点用パッド５５により、シールド用ランナー
５１，５３をＶＤＤまたはＶＳＳへレベル間相互接続す
ることが可能となる。ＶＤＤまたはＶＳＳは、シールド
用ランナー５１，５３に接続されたセル構造内の定電位
である。しかし固定電位を有する他のノードも用いるこ
とができる。
１，５３を形成するのに余分な処理ステップは必要とさ
れない。接点用パッド５５により、シールド用ランナー
５１，５３をＶＤＤまたはＶＳＳへレベル間相互接続す
ることが可能となる。ＶＤＤまたはＶＳＳは、シールド
用ランナー５１，５３に接続されたセル構造内の定電位
である。しかし固定電位を有する他のノードも用いるこ
とができる。
【００１１】図２と図３を比較すると、セルの寸法とセ
ル全体の設計は変化していないことがわかる。多くのセ
ルの設計においては、シールド用ランナー５１，５３の
スペースは、セルのデザイン内に組み込まれている。す
なわちビットラインは、デザインルールで許されるより
も間をあけて配置され、それによりライン間の過剰な容
量性結合を回避している。このような場合ビットライン
のスペースは、本発明のシールド用ランナー５１，５３
を用いることにより小さくなる。
ル全体の設計は変化していないことがわかる。多くのセ
ルの設計においては、シールド用ランナー５１，５３の
スペースは、セルのデザイン内に組み込まれている。す
なわちビットラインは、デザインルールで許されるより
も間をあけて配置され、それによりライン間の過剰な容
量性結合を回避している。このような場合ビットライン
のスペースは、本発明のシールド用ランナー５１，５３
を用いることにより小さくなる。
【００１２】図面からわかるように、接点パッド５５は
デッドエンドのシールド用ランナー５１，５３を利用す
るため、再配置される。図に示された配置においては、
隣接するビットライン１８，１９，２１，２２の５０％
以上がシールドされている。別法として、シールド用ラ
ンナー５１，５３は、ビットライン１８，１９，２１，
２２の全長にわたって伸び、ビットライン全長をシール
ドしてもよい。
デッドエンドのシールド用ランナー５１，５３を利用す
るため、再配置される。図に示された配置においては、
隣接するビットライン１８，１９，２１，２２の５０％
以上がシールドされている。別法として、シールド用ラ
ンナー５１，５３は、ビットライン１８，１９，２１，
２２の全長にわたって伸び、ビットライン全長をシール
ドしてもよい。
【００１３】同様なアプローチを用いて、ワードライン
１１，１２も電気的にシールドすることができる。容量
性結合の問題は、ワードラインのクロストークではあま
り厳しくはないが、ある種の回路設計では、ワードライ
ンにおいて本発明により利点がある。
１１，１２も電気的にシールドすることができる。容量
性結合の問題は、ワードラインのクロストークではあま
り厳しくはないが、ある種の回路設計では、ワードライ
ンにおいて本発明により利点がある。
【００１４】比較のために標準のワードラインレイアウ
トを図４に示す。このレイアウトは、本発明の一実施例
のデバイスの構造においては、第３次金属レベル用であ
る。しかし必要によっては、アクセスラインの構造を反
転して、ワードラインを第２じ金属レベルに、ビットラ
インを第３次金属レベルにパターン化することもでき
る。図４で用いられた参照番号は、図１〜３と同一部品
を示す。
トを図４に示す。このレイアウトは、本発明の一実施例
のデバイスの構造においては、第３次金属レベル用であ
る。しかし必要によっては、アクセスラインの構造を反
転して、ワードラインを第２じ金属レベルに、ビットラ
インを第３次金属レベルにパターン化することもでき
る。図４で用いられた参照番号は、図１〜３と同一部品
を示す。
【００１５】読出用ワードライン１１は書込用ワードラ
イン１２に隣接しており、ＶＤＤバスは１４で、ＶＳＳ
バスは１５で示される。本発明によるワードライン１
１，１２にシールドを施したものを図５に示し、同図に
おいてはワードラインはＶＤＤに接続されたシールド用
ランナー４１によりシールドされている。ワードライン
の接点パッド４２は、シールド用ランナーを収納し、効
率的なレイアウトを提供するために修正が施されてい
る。図５のセルの全体サイズは、図４のセルと同じであ
る。
イン１２に隣接しており、ＶＤＤバスは１４で、ＶＳＳ
バスは１５で示される。本発明によるワードライン１
１，１２にシールドを施したものを図５に示し、同図に
おいてはワードラインはＶＤＤに接続されたシールド用
ランナー４１によりシールドされている。ワードライン
の接点パッド４２は、シールド用ランナーを収納し、効
率的なレイアウトを提供するために修正が施されてい
る。図５のセルの全体サイズは、図４のセルと同じであ
る。
【００１６】ビットライン電極間の相互キャパシタンス
と、ビットラインから接地への全キャパシタンスを測定
することにより、シールドされていないセル構造とシー
ルドされたセル構造の結合キャパシタンスと負荷キャパ
シタンスの両方を比較することができる。
と、ビットラインから接地への全キャパシタンスを測定
することにより、シールドされていないセル構造とシー
ルドされたセル構造の結合キャパシタンスと負荷キャパ
シタンスの両方を比較することができる。
【００１７】測定は、本発明の標準的なデバイスで、そ
の大きさが１３ｍｍ×１４ｍｍで、実際のものの約２２
００倍で、比誘電率Ｋが大きい流体を誘電媒体として用
いて行った。この方法は、ブリッジ装置を用いて正確に
比較測定を行うために十分すぎる以上のキャパシタンス
の換算値を与える。エチレングリコールとグリセロール
の両方を用いて参照用に測定を行った。これにより比誘
電率が４４（標準的な値に近い）となる。
の大きさが１３ｍｍ×１４ｍｍで、実際のものの約２２
００倍で、比誘電率Ｋが大きい流体を誘電媒体として用
いて行った。この方法は、ブリッジ装置を用いて正確に
比較測定を行うために十分すぎる以上のキャパシタンス
の換算値を与える。エチレングリコールとグリセロール
の両方を用いて参照用に測定を行った。これにより比誘
電率が４４（標準的な値に近い）となる。
【００１８】この２つの条件は、第１次金属レベルと第
２次金属レベルの層の下であるが接地基板より上のすべ
ての層と構造体の影響を考慮に入れることを特徴とす
る。これは、接地面を効果的に上げるプレートを挿入す
ることにより行われた。接地面はどこかに入らなければ
ならない。これら２つの条件をｎｅａｒ条件とｆａｒ条
件とする。
２次金属レベルの層の下であるが接地基板より上のすべ
ての層と構造体の影響を考慮に入れることを特徴とす
る。これは、接地面を効果的に上げるプレートを挿入す
ることにより行われた。接地面はどこかに入らなければ
ならない。これら２つの条件をｎｅａｒ条件とｆａｒ条
件とする。
【００１９】以下の表１〜３は、絶対測定値と相対的な
効果（影響）とを表す。 表１ 絶対測定値 ----------------------------------------------------------------------- 従来のセル（pf） 本発明のセル（pf） ----------------------------------------------------------------------- キャップ ｆａｒ ｎｅａｒ ｆａｒ ｎｅａｒ 全キャパ ２６．０ ２８．０ ２８．０ ２９．５ 相互キャパ ０．６５ ０．４２ ０．３４ ０．２８ ----------------------------------------------------------------------- 表２ 絶対的な差（pf） ----------------------------------------------------------------------- キャップ ｆａｒ ｎｅａｒ 全キャパ ２．０ １．５ 相互キャパ −０．３２ −０．１４ ----------------------------------------------------------------------- 表３ 相対的な差（pf） ----------------------------------------------------------------------- キャップ ｆａｒ ｎｅａｒ 全キャパ ７．７％ ５．４％ 相互キャパ −４８．５％ −３３．３％ -----------------------------------------------------------------------
効果（影響）とを表す。 表１ 絶対測定値 ----------------------------------------------------------------------- 従来のセル（pf） 本発明のセル（pf） ----------------------------------------------------------------------- キャップ ｆａｒ ｎｅａｒ ｆａｒ ｎｅａｒ 全キャパ ２６．０ ２８．０ ２８．０ ２９．５ 相互キャパ ０．６５ ０．４２ ０．３４ ０．２８ ----------------------------------------------------------------------- 表２ 絶対的な差（pf） ----------------------------------------------------------------------- キャップ ｆａｒ ｎｅａｒ 全キャパ ２．０ １．５ 相互キャパ −０．３２ −０．１４ ----------------------------------------------------------------------- 表３ 相対的な差（pf） ----------------------------------------------------------------------- キャップ ｆａｒ ｎｅａｒ 全キャパ ７．７％ ５．４％ 相互キャパ −４８．５％ −３３．３％ -----------------------------------------------------------------------
【００２０】表３から明らかなように、シールド用ラン
ナーを加えることにより接地に対する全キャパシタンス
の増加よりもはるかに大きな相互キャパシタンスの減少
がみられる。この絶縁性の改良は、３０〜５０％のオー
ダーである。全キャパシタンスの影響は、書込ビットラ
インのドライバの強度を増加させることにより容易に解
決できる。読出用ビットラインの負荷の５〜８％の増加
は、読出パスの遅延が若干増加することあるいはセンス
増幅器のゲインを増加させることになる。
ナーを加えることにより接地に対する全キャパシタンス
の増加よりもはるかに大きな相互キャパシタンスの減少
がみられる。この絶縁性の改良は、３０〜５０％のオー
ダーである。全キャパシタンスの影響は、書込ビットラ
インのドライバの強度を増加させることにより容易に解
決できる。読出用ビットラインの負荷の５〜８％の増加
は、読出パスの遅延が若干増加することあるいはセンス
増幅器のゲインを増加させることになる。
【００２１】本発明は、二重ポートのメモリデバイスを
例に説明したが、マルチポートのデバイスすなわち３個
以上のポートあるいは各セルに接続される３対以上のア
クセスラインが有るようなものにも同様に適用できる。
例に説明したが、マルチポートのデバイスすなわち３個
以上のポートあるいは各セルに接続される３対以上のア
クセスラインが有るようなものにも同様に適用できる。
【００２２】本発明は、一対の隣接する導体に適用する
場合に利点があり、その導体のうちの一方の導体は、セ
ル駆動信号を搬送し（通常セル内にデータを書き込
む）、他方の導体は、セル内のある状態を反映するセル
からの信号を搬送する。これらの信号は大きく異なった
信号強度を有し、有害なクロストークに感受性を有す
る。
場合に利点があり、その導体のうちの一方の導体は、セ
ル駆動信号を搬送し（通常セル内にデータを書き込
む）、他方の導体は、セル内のある状態を反映するセル
からの信号を搬送する。これらの信号は大きく異なった
信号強度を有し、有害なクロストークに感受性を有す
る。
【図１】二重ポートのＳＲＡＭの回路図。
【図２】標準のビットライン配置を示すＳＲＡＭセルの
レイアウト図。
レイアウト図。
【図３】本発明の一実施例によるビットラインシールド
を表すＳＲＡＭセルのレイアウト図。
を表すＳＲＡＭセルのレイアウト図。
【図４】標準のワードライン配置を表すＳＲＡＭセルの
レイアウト図。
レイアウト図。
【図５】本発明によるワードラインシールドを表すＳＲ
ＡＭセルのレイアウト図。
ＡＭセルのレイアウト図。
１１ 読出用ワードライン １２ 書込用ワードライン １４ ＶＤＤバス １５ ＶＳＳバス １８ 第１書込ビットライン １９ 第１読出ビットライン ２１ 第２書込ビットライン ２２ 第２読出ビットライン ２５、５５ 接点パッド ３１〜３９ トランジスタ ４１、５１，５３ シールド用ランナー ４２ ワードライン用接点パッド
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (6)
- 【請求項１】 （Ａ）平面上をｘ方向にのびる読出用ワ
ードライン（１１）および書込用ワードライン（１２）
と、 （Ｂ）同平面上を前記ｘ方向にほぼ直交するｙ方向にの
びる、一対の書込用ビットライン（１８，２１）および
一対の読出用ビットライン（１９，２２）と、 前記の少なくとも１つの書込用ビットラインは、前記読
出用ビットラインの１つにに隣接し、 （Ｃ）前記書込用ビットライン（１８，２１）と読出用
ビットライン（１９，２２）の間にのびるシールド用ラ
ンナー（５１，５３）と、 （Ｄ）前記シールド用ランナー（５１，５３）を固定電
位（ＶＤＤ，ＶＳＳ）に接続する手段（５５）とを有す
ることを特徴とする平面状にアクセスラインを具備した
メモリセル。 - 【請求項２】 前記固定電位は、電源電圧（ＶＤＤ）で
あることを特徴とする請求項１記載のメモリセル。 - 【請求項３】 前記固定電位は、接地電位（ＶＳＳ）で
あることを特徴とする請求項１記載のメモリセル。 - 【請求項４】 前記シールド用ランナー（５１，５３）
は、前記読出用ビットラインの５０％以上の長さに沿っ
てのびることを特徴とする請求項１記載のメモリセル。 - 【請求項５】 （Ｅ）前記読出用ワードライン（１１）
と書込用ワードライン（１１）の間にのびるワードライ
ンのシールド用ランナー（４１）と、 （Ｆ）前記ワードラインのシールド用ランナー（４１）
を、固定電位に接続する手段とをさらに有することを特
徴とする請求項１記載のメモリセル。 - 【請求項６】 （Ａ）平面上をｘ方向にのびる少なくと
も１つのビットライン（１８，１９，２１，２２）と、 （Ｂ）同平面上を前記ｘ方向にほぼ直交するｙ方向にの
びる読出用ワードライン（１１）および書込用ワードラ
イン（１２）と、 （Ｃ）前記読出用ワードライン（１１）と書込用ワード
ライン（１２）の間にのびるシールド用ランナー（４
１）と、 （Ｄ）前記シールド用ランナーを固定電位に接続する手
段とを有することを特徴とする平面状にアクセスライン
を具備したメモリセル。
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| US09/247633 | 1999-02-10 | ||
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| US5523968A (en) * | 1988-05-07 | 1996-06-04 | Seiko Epson Corporation | IC semiconductor memory devices with maintained stable operation and lower operating current characteristics |
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-
1999
- 1999-02-10 US US09/247,633 patent/US5966317A/en not_active Expired - Lifetime
-
2000
- 2000-01-31 DE DE60016061T patent/DE60016061T2/de not_active Expired - Lifetime
- 2000-01-31 EP EP00300736A patent/EP1028431B1/en not_active Expired - Lifetime
- 2000-02-07 JP JP2000029413A patent/JP2000236029A/ja active Pending
- 2000-02-09 KR KR1020000005893A patent/KR100688738B1/ko not_active IP Right Cessation
-
2007
- 2007-03-20 JP JP2007071999A patent/JP5039403B2/ja not_active Expired - Fee Related
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