JPH03152793A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03152793A JPH03152793A JP1292775A JP29277589A JPH03152793A JP H03152793 A JPH03152793 A JP H03152793A JP 1292775 A JP1292775 A JP 1292775A JP 29277589 A JP29277589 A JP 29277589A JP H03152793 A JPH03152793 A JP H03152793A
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- JP
- Japan
- Prior art keywords
- port
- bit line
- wiring
- bit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 7
- 230000008859 change Effects 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
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- 230000009977 dual effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000004913 activation Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
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Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は半導体記憶装置に関し、特に２ポートのメモリ
セルを有する半導体記憶装置に関する。 ｆ従来の技術〕 第８図はこの種の半導体装置の従来例の回路図、第９図
は第８図の従来例の動作波形図である。 第８図において、３０５，３０８は２ポートメモリセル
、３０１．３０４は第１の１のポートのビット線、３０
２，３０３は第２のポートのビット線で同一工程で形成
される。３１７．３１９は第１のポートのワード線、３
１８，３２０は第２のポートのワード線で、第１のポー
トのワード線３１７．３１９と第２のポートのワード線
３１８．３２０は非同期に活性化される。３１５はビッ
ト線３０１．３０４を増幅するセンスアンプ、３１３は
ビット線３０２，３０３を増幅するセンスアンプ、３１
４，３１６は各々センスアンプ３１３．３１５を活性化
する信号で、非同期に活性化されるものとし、３０６，
３０７は隣接するビット線間の寄生容量である。 ここで、メモリセル３０５は“Ｌ”情報、メモリセル３
０８は“Ｈ”情報をもっているものとする。 第９図において、時刻ｔ０は第１のポートのワード線３
１７が活性化される時刻、時刻ｔｌは第２のポートのワ
ード線３２０が活性化される時刻であり、時刻ｔｉ、ｔ
ｓは時刻ｔｏ、ｔｔから一定の時間後、活性化信号３１
４．３１８の立上がりにより、センスアンプ３１３，３
１５が活性化される時刻である。第１のポートのビット
線３０１，３０４および第２のポートのビット線３０２
．３０３はそれぞれ時刻ｔｏ、ｔ＋までレベルＶＩにプ
リチャージされているものとする。 時刻ｔ３におけるビット線３０２のレベルはＶｌのまま
であり、下記の関係式で表わされる。 Ｑｌ”ＣＩＶＩ ””””’ （１）ただし、Ｑ、
はビット線３０２の電荷量、Ｃ１はビット線３０２の容
量３１０の容量値である。 時刻ｔａにセンスアンプ３１５が活性化されると、ビッ
ト線３０２は寄生容量３０６のカップリングによりレベ
ルＶ、まで下がる。その時ｖ２は次の関係式で表わされ
る。 Ｑ、＝（Ｃ＋Ｃ３）ｖ°８ ・・・・・ （２）ただし
、Ｃはビット線３０１．３０２の線間容量３０６の容量
値である。 時刻ｔ２とｔ３におけるビット線３０２の電荷量は変化
しないから（１）および（２）式より、時刻ｔ、におけ
るビット線３０２のレベルＶ２を求めると、 （Ｃ＋ＣＩ ）ｖ＊ ＝Ｃ，Ｖｌ ” ”
’ （３）となる、（４）式において、Ｃ０はビット
線３０２の配線幅により決まる項であり、Ｃはビット線
３０２と隣接するビット線３０１の距離により決まる項
である。ＬＳＩの微細化により、ビット線の配線幅、配
線間はともに縮小されており、（４）式において、ｖ３
を決定する項はビット線間容量値Ｃが主となる。 一方、ビット線３０３の電荷は、時刻ｔｌからメモリセ
ル３０８により徐々に引き抜かれ時刻ｔ３における電位
はＶ、となるが、ｖｌとの電位差は微小である。このと
きビット線３０２の電位Ｖ２とビット線３０３の電位Ｖ
、の関係がＶ、くｖ虐のままセンスアンプ３１３が活性
化されると、逆情報が増幅されて誤動作してしまう。
セルを有する半導体記憶装置に関する。 ｆ従来の技術〕 第８図はこの種の半導体装置の従来例の回路図、第９図
は第８図の従来例の動作波形図である。 第８図において、３０５，３０８は２ポートメモリセル
、３０１．３０４は第１の１のポートのビット線、３０
２，３０３は第２のポートのビット線で同一工程で形成
される。３１７．３１９は第１のポートのワード線、３
１８，３２０は第２のポートのワード線で、第１のポー
トのワード線３１７．３１９と第２のポートのワード線
３１８．３２０は非同期に活性化される。３１５はビッ
ト線３０１．３０４を増幅するセンスアンプ、３１３は
ビット線３０２，３０３を増幅するセンスアンプ、３１
４，３１６は各々センスアンプ３１３．３１５を活性化
する信号で、非同期に活性化されるものとし、３０６，
３０７は隣接するビット線間の寄生容量である。 ここで、メモリセル３０５は“Ｌ”情報、メモリセル３
０８は“Ｈ”情報をもっているものとする。 第９図において、時刻ｔ０は第１のポートのワード線３
１７が活性化される時刻、時刻ｔｌは第２のポートのワ
ード線３２０が活性化される時刻であり、時刻ｔｉ、ｔ
ｓは時刻ｔｏ、ｔｔから一定の時間後、活性化信号３１
４．３１８の立上がりにより、センスアンプ３１３，３
１５が活性化される時刻である。第１のポートのビット
線３０１，３０４および第２のポートのビット線３０２
．３０３はそれぞれ時刻ｔｏ、ｔ＋までレベルＶＩにプ
リチャージされているものとする。 時刻ｔ３におけるビット線３０２のレベルはＶｌのまま
であり、下記の関係式で表わされる。 Ｑｌ”ＣＩＶＩ ””””’ （１）ただし、Ｑ、
はビット線３０２の電荷量、Ｃ１はビット線３０２の容
量３１０の容量値である。 時刻ｔａにセンスアンプ３１５が活性化されると、ビッ
ト線３０２は寄生容量３０６のカップリングによりレベ
ルＶ、まで下がる。その時ｖ２は次の関係式で表わされ
る。 Ｑ、＝（Ｃ＋Ｃ３）ｖ°８ ・・・・・ （２）ただし
、Ｃはビット線３０１．３０２の線間容量３０６の容量
値である。 時刻ｔ２とｔ３におけるビット線３０２の電荷量は変化
しないから（１）および（２）式より、時刻ｔ、におけ
るビット線３０２のレベルＶ２を求めると、 （Ｃ＋ＣＩ ）ｖ＊ ＝Ｃ，Ｖｌ ” ”
’ （３）となる、（４）式において、Ｃ０はビット
線３０２の配線幅により決まる項であり、Ｃはビット線
３０２と隣接するビット線３０１の距離により決まる項
である。ＬＳＩの微細化により、ビット線の配線幅、配
線間はともに縮小されており、（４）式において、ｖ３
を決定する項はビット線間容量値Ｃが主となる。 一方、ビット線３０３の電荷は、時刻ｔｌからメモリセ
ル３０８により徐々に引き抜かれ時刻ｔ３における電位
はＶ、となるが、ｖｌとの電位差は微小である。このと
きビット線３０２の電位Ｖ２とビット線３０３の電位Ｖ
、の関係がＶ、くｖ虐のままセンスアンプ３１３が活性
化されると、逆情報が増幅されて誤動作してしまう。
上述した従来の２ポートメモリセルを有する半導体記憶
装置は、第１および第２のポートのビット線が並行に配
置されているため、両ポートのアクセスが重なると線間
容量による影響を受け、これにより誤動作を起こすとい
う欠点がある。 本発明の目的は、以上の欠点を解決し、線間容量による
影響を防ぎ、誤動作を起こさない、２ポートメモリセル
を有する半導体記憶装置を提供することにある。
装置は、第１および第２のポートのビット線が並行に配
置されているため、両ポートのアクセスが重なると線間
容量による影響を受け、これにより誤動作を起こすとい
う欠点がある。 本発明の目的は、以上の欠点を解決し、線間容量による
影響を防ぎ、誤動作を起こさない、２ポートメモリセル
を有する半導体記憶装置を提供することにある。
本発明の２ポ一トセル半導体記憶装置は、第１のポート
のビット線と第２のポートのビット線が、固定電位が与
えられた配線をはさんで配置されている。 【作 用） 固定電位の配線のレベル変化は無視できるので、第１の
ポートのビット線と第２のポートのビット線の一方のレ
ベルが変化しても、他方のポートのビット線は固定電位
の配線との線間容量によるカップリングの影響は受けず
、誤動作は起きない。 ＬＳＩの微細化が進み、ビット線幅が細くなりビット線
自身の容量値が小さくなるにつれて、ビット線間の寄生
容量の影響が大きくなってくるとき、本発明がさらに重
要になってくることは言うまでもない。 〔実 施 例］ 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の半導体記憶装置の一実施例の回路図、
第２図は第１図のメモリ構成図、第３図は第１図の動作
波形図である。 第１図において、１０５．．１０６は２ポートメモリセ
ル、１０１，１０４は第１のポートのビット線、１０２
，１０３は第２のポートのビット線、１１６〜１１９は
各ポートのワード線、１１２、．１１４は第１および第
２のポートのビット線対を増幅するセンスアンプ、１１
３．１１５は各々センスアンプ１１２，１１４を活性化
する信号、１０７はビット線１０１〜１０４と同一工程
で形成された配線で、接地されており、ビット線１０１
と１０２（７）間、ビット線１０３と１０４の間にそれ
ぞれ配置されている。また、１０８〜１１１は各ビット
線容量、１２０〜１２３は各ビット線が隣接する接地配
線１０７に対して持つ寄生容量である。 第３図において、ビット線１０１〜１０４はワード線１
１６，１１９の活性化時刻ｔｏ、ｔ＋まで■、にプリチ
ャージされているものとする。 時刻ｔ２におけるビット線１０２のレベルはＶ。 であるので下記の式で表わされる。 Ｑｉ ＝ （ｃｍ ＋ｃａ）Ｖ＋ ・・・−（ｓ）た
だし、Ｑ、はビット線１０２の電荷量、Ｃ３はビット線
１０２の容量１０９の容量値、Ｃ６はビット線１０２と
接地線１０７の線間容量１２１の容量値である。 時刻ｔ２にセンスアンプ１１４が活性化されると、メモ
リセル１０５の情報が増幅され、ビット線１０１は立ち
下がる。このときビット線１０１と隣接して配置されて
いる接地線１０７のレベル変化は無視できる程度である
から、ビット線１０２は接地線１０７どの線間容量１２
１によるカップリングの影響を受けない、しかるに、時
刻ｔ、におけるビット線１０２のレベルｖ２はｖｌのま
まである。一方、ビット線１０３はメモリセル１０６に
より電荷を引き抜かれ、時刻ｔ３にはＶ、となるが、Ｖ
ｓ ＜ Ｖ ｚ ＝ Ｖ ＋の関係を保持している間
にセンスアンプ１１２が活性化され、正常にメモリセル
１０６の情報が増幅される。 第４図、第５図は第２図と異なるビット線構成による２
ポートメモリセルを有する半導体記憶装置に本発明を適
用したメモリ構成図、第６図は、第４図と同じ２ポート
メモリセルを有し、第４図とメモリセル配列が異なる半
導体記憶装置に本発明を適用した場合のメモリ構成図、
第７図は第５図と同じ２ポートメモリセルを有し、第５
図とメモリセル配列が異なる半導体記憶装置に本発明を
実施した場合のメモリ構成図である。 いずれのメモリ構成においても、第１のポートと第２の
ポートのビット線は１０７の接地配線をはさんで配置さ
れており第１図〜第３図で説明したようにメモリセル情
報を正常に増幅することばいつまでもない。 〔発明の効果］ 以上説明したように本発明は、２ポートメモリセルの第
１のポートのビット線と第２のポートのビット線の間に
、固定電位の配線を配置することにより、非同期に発生
する両ポートのビット線のレベル変化が相互に影響を与
えないので、誤動作を起こすことがないという効果があ
る。
のビット線と第２のポートのビット線が、固定電位が与
えられた配線をはさんで配置されている。 【作 用） 固定電位の配線のレベル変化は無視できるので、第１の
ポートのビット線と第２のポートのビット線の一方のレ
ベルが変化しても、他方のポートのビット線は固定電位
の配線との線間容量によるカップリングの影響は受けず
、誤動作は起きない。 ＬＳＩの微細化が進み、ビット線幅が細くなりビット線
自身の容量値が小さくなるにつれて、ビット線間の寄生
容量の影響が大きくなってくるとき、本発明がさらに重
要になってくることは言うまでもない。 〔実 施 例］ 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の半導体記憶装置の一実施例の回路図、
第２図は第１図のメモリ構成図、第３図は第１図の動作
波形図である。 第１図において、１０５．．１０６は２ポートメモリセ
ル、１０１，１０４は第１のポートのビット線、１０２
，１０３は第２のポートのビット線、１１６〜１１９は
各ポートのワード線、１１２、．１１４は第１および第
２のポートのビット線対を増幅するセンスアンプ、１１
３．１１５は各々センスアンプ１１２，１１４を活性化
する信号、１０７はビット線１０１〜１０４と同一工程
で形成された配線で、接地されており、ビット線１０１
と１０２（７）間、ビット線１０３と１０４の間にそれ
ぞれ配置されている。また、１０８〜１１１は各ビット
線容量、１２０〜１２３は各ビット線が隣接する接地配
線１０７に対して持つ寄生容量である。 第３図において、ビット線１０１〜１０４はワード線１
１６，１１９の活性化時刻ｔｏ、ｔ＋まで■、にプリチ
ャージされているものとする。 時刻ｔ２におけるビット線１０２のレベルはＶ。 であるので下記の式で表わされる。 Ｑｉ ＝ （ｃｍ ＋ｃａ）Ｖ＋ ・・・−（ｓ）た
だし、Ｑ、はビット線１０２の電荷量、Ｃ３はビット線
１０２の容量１０９の容量値、Ｃ６はビット線１０２と
接地線１０７の線間容量１２１の容量値である。 時刻ｔ２にセンスアンプ１１４が活性化されると、メモ
リセル１０５の情報が増幅され、ビット線１０１は立ち
下がる。このときビット線１０１と隣接して配置されて
いる接地線１０７のレベル変化は無視できる程度である
から、ビット線１０２は接地線１０７どの線間容量１２
１によるカップリングの影響を受けない、しかるに、時
刻ｔ、におけるビット線１０２のレベルｖ２はｖｌのま
まである。一方、ビット線１０３はメモリセル１０６に
より電荷を引き抜かれ、時刻ｔ３にはＶ、となるが、Ｖ
ｓ ＜ Ｖ ｚ ＝ Ｖ ＋の関係を保持している間
にセンスアンプ１１２が活性化され、正常にメモリセル
１０６の情報が増幅される。 第４図、第５図は第２図と異なるビット線構成による２
ポートメモリセルを有する半導体記憶装置に本発明を適
用したメモリ構成図、第６図は、第４図と同じ２ポート
メモリセルを有し、第４図とメモリセル配列が異なる半
導体記憶装置に本発明を適用した場合のメモリ構成図、
第７図は第５図と同じ２ポートメモリセルを有し、第５
図とメモリセル配列が異なる半導体記憶装置に本発明を
実施した場合のメモリ構成図である。 いずれのメモリ構成においても、第１のポートと第２の
ポートのビット線は１０７の接地配線をはさんで配置さ
れており第１図〜第３図で説明したようにメモリセル情
報を正常に増幅することばいつまでもない。 〔発明の効果］ 以上説明したように本発明は、２ポートメモリセルの第
１のポートのビット線と第２のポートのビット線の間に
、固定電位の配線を配置することにより、非同期に発生
する両ポートのビット線のレベル変化が相互に影響を与
えないので、誤動作を起こすことがないという効果があ
る。
第１図は本発明の半導体記憶装置の一実施例の１１３．
１１５，３１４．３１６ １１２．１１４，３１３．３１５ １２０．１２３，３０６．３０７ １０７ ・ ・ ・ ・ ・ ・ ・センスアンプ活性化信号 ・センスアンプ ・線間容量 ・接地配線。
１１５，３１４．３１６ １１２．１１４，３１３．３１５ １２０．１２３，３０６．３０７ １０７ ・ ・ ・ ・ ・ ・ ・センスアンプ活性化信号 ・センスアンプ ・線間容量 ・接地配線。
Claims (1)
- １、２ポートのメモリセルを有する半導体記憶装置にお
いて、第１のポートのビット線と第２のポートのビット
線が、固定電位が与えられた配線をはさんで配置されて
いることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292775A JPH03152793A (ja) | 1989-11-09 | 1989-11-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292775A JPH03152793A (ja) | 1989-11-09 | 1989-11-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03152793A true JPH03152793A (ja) | 1991-06-28 |
Family
ID=17786179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292775A Pending JPH03152793A (ja) | 1989-11-09 | 1989-11-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03152793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194657A (ja) * | 1999-02-10 | 2007-08-02 | Lucent Technol Inc | 平面状にアクセスラインを具備したメモリセル |
-
1989
- 1989-11-09 JP JP1292775A patent/JPH03152793A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194657A (ja) * | 1999-02-10 | 2007-08-02 | Lucent Technol Inc | 平面状にアクセスラインを具備したメモリセル |
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