JPS59117781A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS59117781A JPS59117781A JP57226297A JP22629782A JPS59117781A JP S59117781 A JPS59117781 A JP S59117781A JP 57226297 A JP57226297 A JP 57226297A JP 22629782 A JP22629782 A JP 22629782A JP S59117781 A JPS59117781 A JP S59117781A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- circuit
- memory cell
- data line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ダイナミック型ＲＡＭ （ランダム・アク
セス・メモリ）に関する。
セス・メモリ）に関する。
例えば、大型コンピュータで使用されるメモリ装置では
、多数のユーザーによって同一のメモリ装置を使用する
ことがある。この場合、機密保持のためにそのメモリ装
置を使用した後、全白ｆ容を“Ｏ”に書き替え（クリア
）するようにしている。
、多数のユーザーによって同一のメモリ装置を使用する
ことがある。この場合、機密保持のためにそのメモリ装
置を使用した後、全白ｆ容を“Ｏ”に書き替え（クリア
）するようにしている。
したがって、このクリア動作が終了した後、他のユーザ
ーがそのメモリ装置を使用することになる。
ーがそのメモリ装置を使用することになる。
上記メモリ装置として、ダイナミック型ＲＡＭを用いた
場合、メモリセルを１個づつ書込みを行う必要があるの
で、上記クリアに要する時間が長くなってしまうという
欠点がある。
場合、メモリセルを１個づつ書込みを行う必要があるの
で、上記クリアに要する時間が長くなってしまうという
欠点がある。
そこで、本願発明者は、従来のダイナミック型ＲＡＭに
おけるＲＡＳオンリーリフレッシュ動作を利用して、上
記クリア動作の高速化を図ることを考えた。
おけるＲＡＳオンリーリフレッシュ動作を利用して、上
記クリア動作の高速化を図ることを考えた。
この発明の目的は、簡単な回路構成により、高速クリア
動作機能を備えたダイナミック型ＲＡＭを提供すること
にある。
動作機能を備えたダイナミック型ＲＡＭを提供すること
にある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
開園に示した実施例回路では、ｎチャンネル間Ｏ５ＦＥ
Ｔを代表とするＩ ＣＦ Ｅ Ｔ （Ｉ ｎ５ｕｌａｔ
ｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ ＣＦ Ｅ Ｔ （Ｉ ｎ５ｕｌａｔ
ｅｄ−Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣば、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとがらなり、論理“１”、“ｏ°゛の情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとがらなり、論理“１”、“ｏ°゛の情
報はキャパシタＣｓに電荷が有るか無いかの形で記憶さ
れる。
情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセ：／スすることによ
って行われる。
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセ：／スすることによ
って行われる。
メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモ
リマトリックスにしであるため、上記キャパシタＣｓと
、共通データ線ＤＬの浮遊容量ｃｏとの関係は、Ｃｓ／
Ｇ ｏの比が非常に小さな値になる。したがって、上
記キャパシタＣｓに蓄積された電荷量によるデータ線Ｄ
Ｌの電位変化は、非常に微少な信号となっている。
Ｌに多くのメモリセルをつないで高集積大容量のメモ
リマトリックスにしであるため、上記キャパシタＣｓと
、共通データ線ＤＬの浮遊容量ｃｏとの関係は、Ｃｓ／
Ｇ ｏの比が非常に小さな値になる。したがって、上
記キャパシタＣｓに蓄積された電荷量によるデータ線Ｄ
Ｌの電位変化は、非常に微少な信号となっている。
このような微少な信号を検出するための基準としてタミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、ア［、レッシングに先立って、ＭＯ３ＦＥ
ＴＱｄ’によって接地電位に充電される。
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、ア［、レッシングに先立って、ＭＯ３ＦＥ
ＴＱｄ’によって接地電位に充電される。
上記のように、キャパシタＣｄば、キャパシタＣｓの約
４で分の容量値に設定されているので、メモリセルＭＣ
からの読み出し信号のほぼ半分に等しい基！梓電圧を形
成することになる。
４で分の容量値に設定されているので、メモリセルＭＣ
からの読み出し信号のほぼ半分に等しい基！梓電圧を形
成することになる。
センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期Ｉ
ＨＩ ｔこ拡大するセンスアンプであり （その動作は
後述する）、１対の平行に配置された相補データ線ＤＬ
、ＤＬにその入出力ノードが結合されている。相補デー
タ線ＤＬ、Ｄ〒に結合されるメモリセルの数は、検出精
度を上りるため等しくされ、ＤＬ、Ｄｌ−のそれぞれに
１（固ずつのタミーセルが結合されている。また、各メ
モリセルＭＣは、１本のソート線ＷＬと相補対データ線
の一方との間に結合される。各ワード線ｗ ＋、 ！’
双方のデータ線対と交差しているので、ワード線Ｗ Ｌ
に生しるｊｌ音成分が静電結合によりテーク線にのって
も、その雑音成分が双方のデータ線対１）Ｌ。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期Ｉ
ＨＩ ｔこ拡大するセンスアンプであり （その動作は
後述する）、１対の平行に配置された相補データ線ＤＬ
、ＤＬにその入出力ノードが結合されている。相補デー
タ線ＤＬ、Ｄ〒に結合されるメモリセルの数は、検出精
度を上りるため等しくされ、ＤＬ、Ｄｌ−のそれぞれに
１（固ずつのタミーセルが結合されている。また、各メ
モリセルＭＣは、１本のソート線ＷＬと相補対データ線
の一方との間に結合される。各ワード線ｗ ＋、 ！’
双方のデータ線対と交差しているので、ワード線Ｗ Ｌ
に生しるｊｌ音成分が静電結合によりテーク線にのって
も、その雑音成分が双方のデータ線対１）Ｌ。
ＤＬに等しく現れ、差動型のセンスアンプＳＡＩこよっ
て相殺される。
て相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワ−１・線ＤＷＬ、ＤＷ工の一方が
選択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワ−１・線ＤＷＬ、ＤＷ工の一方が
選択される。
上記センスアンプＳＡは、一対の交差結線されたｔΔ０
３ＦＥＴＱ１．Ｑ２を有し、これらの正帰還作用により
、相補データ線ＤＬ、ＤＬに現れた微少な信号を差’ｆ
Ｊｊ的に増幅する。この正帰還動作は、２段回に分けて
おこなわれ比較的小さいコンダクタンス特性にされたＭ
Ｏ３ＦＥＴＱ７が比較的早いタイミング信号φｐａｌに
よって導通し始めると同時に蘭始され、アドレノシンク
によって相補データ線ＤＬ、ＤＬに与えられた電位差に
基づき高い方のデータ線電位は遅い速度で、低い方のそ
れば速い速度で共にその差が広がりながら下読していく
。この時、上記電圧差がある程度大きくなったタイミン
グで比較的大きいコンダクタンス特性にされたＭＯ５Ｆ
ＥＴＱ８がタイミング信号φｐａ２によって導通するの
で、上記イ氏い方のデータ線電位が急速に低下する。こ
のように２段階にわけてセンスアンプＳＡの動作を行わ
せることによって、上記高い方の電位落ち込みを防所す
る。
３ＦＥＴＱ１．Ｑ２を有し、これらの正帰還作用により
、相補データ線ＤＬ、ＤＬに現れた微少な信号を差’ｆ
Ｊｊ的に増幅する。この正帰還動作は、２段回に分けて
おこなわれ比較的小さいコンダクタンス特性にされたＭ
Ｏ３ＦＥＴＱ７が比較的早いタイミング信号φｐａｌに
よって導通し始めると同時に蘭始され、アドレノシンク
によって相補データ線ＤＬ、ＤＬに与えられた電位差に
基づき高い方のデータ線電位は遅い速度で、低い方のそ
れば速い速度で共にその差が広がりながら下読していく
。この時、上記電圧差がある程度大きくなったタイミン
グで比較的大きいコンダクタンス特性にされたＭＯ５Ｆ
ＥＴＱ８がタイミング信号φｐａ２によって導通するの
で、上記イ氏い方のデータ線電位が急速に低下する。こ
のように２段階にわけてセンスアンプＳＡの動作を行わ
せることによって、上記高い方の電位落ち込みを防所す
る。
こうして低い方の電位が交差結合ＭＯＳ Ｆ Ｅ Ｔの
しきい値電圧以下に低下したとき正帰還動作が終了し、
高い方の電位の下降は電源電圧Ｖｃｃより低く上記しき
い値電圧より高い電位に留まるとともに、低い方の電位
は最終的に接地電位（ＯＶ）に到達する。
しきい値電圧以下に低下したとき正帰還動作が終了し、
高い方の電位の下降は電源電圧Ｖｃｃより低く上記しき
い値電圧より高い電位に留まるとともに、低い方の電位
は最終的に接地電位（ＯＶ）に到達する。
上記のアトレア・シングの際、一旦破壊されたメモリセ
ルＭＣの記憶情報は、このセンス動作によって得られた
ハイレベル若しくはロウレベルの電位をそのまま受り取
ることによって回復する。
ルＭＣの記憶情報は、このセンス動作によって得られた
ハイレベル若しくはロウレベルの電位をそのまま受り取
ることによって回復する。
しかしながら、前述のようにハイレベルが電源電圧Ｖｃ
ｃ、に対して一定以上落ち込むと、何回かの読め出し、
再書込みを繰り返しているうちに論理“０”として読み
取られるところの誤動作が生じる。この誤動作を防くた
めに設けられるのがアクティブリストア回路ＡＲである
。このアクティブリストア回路ＡＲは、ロウレベルの信
号に対して何ら影響を与えずハイレベルの信号にのみ選
択的に電源電圧ＶＣＣの電位にブートス１−する働きが
ある。このようなアクティブリストア回路ＡＲは、この
発明に直接関係ないのでその詳細な説明を省略する。
ｃ、に対して一定以上落ち込むと、何回かの読め出し、
再書込みを繰り返しているうちに論理“０”として読み
取られるところの誤動作が生じる。この誤動作を防くた
めに設けられるのがアクティブリストア回路ＡＲである
。このアクティブリストア回路ＡＲは、ロウレベルの信
号に対して何ら影響を与えずハイレベルの信号にのみ選
択的に電源電圧ＶＣＣの電位にブートス１−する働きが
ある。このようなアクティブリストア回路ＡＲは、この
発明に直接関係ないのでその詳細な説明を省略する。
同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補デーク線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様ｆｉＭＯ３ＦＥＴＱ５．Ｑ６を介してコ
モン相補データｉＨ＋ｃＤＬ、ＣＤＬに接続される。こ
のコモン相補デーク線対ＣＤＬ、ＣＤＬには、出力アン
プを含むデータ出カバソファＤＯＢの入力端子とデータ
人カバノファＤＩＢの出力端子に接続される。
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補デーク線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様ｆｉＭＯ３ＦＥＴＱ５．Ｑ６を介してコ
モン相補データｉＨ＋ｃＤＬ、ＣＤＬに接続される。こ
のコモン相補デーク線対ＣＤＬ、ＣＤＬには、出力アン
プを含むデータ出カバソファＤＯＢの入力端子とデータ
人カバノファＤＩＢの出力端子に接続される。
ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びクミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号酊τ〕により形成されたタイミング信号
ｐａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｒに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。そして、カラムアドレスストローブ信号Ｃｉ’、
Ｓにより形成されたタイミング信号乙ｃに同期して外部
アドレス信号ＡＹＯ−ＡＹｎをアドレスバッファＡＤＢ
に取込み、カラムデコーダＣＤＣＲに伝えるとともに、
データ線選択タイミング信号φｙによりデータ線切選択
動作を行う。
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びクミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号酊τ〕により形成されたタイミング信号
ｐａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｎをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｒに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。そして、カラムアドレスストローブ信号Ｃｉ’、
Ｓにより形成されたタイミング信号乙ｃに同期して外部
アドレス信号ＡＹＯ−ＡＹｎをアドレスバッファＡＤＢ
に取込み、カラムデコーダＣＤＣＲに伝えるとともに、
データ線選択タイミング信号φｙによりデータ線切選択
動作を行う。
タイミンク制御回路ＴＣば、外部から供給されたアドレ
スストローフ信号ＲＡＳ、ＣＡＳと、ライトイネーブル
信号ｉとを受け、上記代表として示されたタイミング信
号の他各種タイミング信号をを形成する。
スストローフ信号ＲＡＳ、ＣＡＳと、ライトイネーブル
信号ｉとを受け、上記代表として示されたタイミング信
号の他各種タイミング信号をを形成する。
この実施例では、高速にクリア動作を行うために、次の
回路が設けられる。すなわち、インハークＩ Ｖを通し
て反転されたカラＪ、アート′−レスストローブ信号Ｃ
ΔＳとライトイネーブル信号Ｗ Ｅとは、ノアゲート回
路Ｇ１に人力される。また、各データ線ｏＬ、ｏｐ等と
回路の接地電位との間にロウレベルのクリア信号を伝え
るＭＯ３ＦＥＴＱＩ ＯないしＱ１３が設けられる。そ
して、これらのＭＯ３ＦＥＴＱＩＯないしＱ１０のゲー
トには、上記ケート回路Ｇ１の出力信号が印加される。
回路が設けられる。すなわち、インハークＩ Ｖを通し
て反転されたカラＪ、アート′−レスストローブ信号Ｃ
ΔＳとライトイネーブル信号Ｗ Ｅとは、ノアゲート回
路Ｇ１に人力される。また、各データ線ｏＬ、ｏｐ等と
回路の接地電位との間にロウレベルのクリア信号を伝え
るＭＯ３ＦＥＴＱＩ ＯないしＱ１３が設けられる。そ
して、これらのＭＯ３ＦＥＴＱＩＯないしＱ１０のゲー
トには、上記ケート回路Ｇ１の出力信号が印加される。
次に、上記ダイナミック型ＲＡＭのクリア動作を第２図
のタイミング図に従って説明する。
のタイミング図に従って説明する。
アドレスストワーブ信号ＲＡＳのロウレベルへの変化に
より、少しおくれて夕・イミング信号φａｒがロウレー
＼ルになり、アドレス信号ＡＸＯ〜ＡＸｉが７トレスバ
ソフアＡＤＢに取り込まれる。
より、少しおくれて夕・イミング信号φａｒがロウレー
＼ルになり、アドレス信号ＡＸＯ〜ＡＸｉが７トレスバ
ソフアＡＤＢに取り込まれる。
次に、ワード線選択タイミング信号φＸがノ＼イレベル
になって、１本のワード線ＷＬが選択される。そして、
タイミング信号φｐａｌ、φｐａ２がノ＼イレベルに立
う上がるので、センスアンプＳＡが動作を開始する。こ
こまでは、従来のＲＡＳオンリーリフレッシュ動作と同
様である。
になって、１本のワード線ＷＬが選択される。そして、
タイミング信号φｐａｌ、φｐａ２がノ＼イレベルに立
う上がるので、センスアンプＳＡが動作を開始する。こ
こまでは、従来のＲＡＳオンリーリフレッシュ動作と同
様である。
この実ｈ６例では、クリア動作を行うとき、ライトイネ
ーブル信号Ｗ１をロウレベルにする。これにより、ノア
ケート回路Ｇ１の出力がノへイレベルとなってＭＯ３Ｆ
ＥＴＱＩＯ〜Ｑ１３を一斉にオン状態となるので、各デ
ータ線がロウレベルになる。したがって１．上記選択さ
れたワード線に結合されたメモリセルには、ロウレベル
が書込まれることになる。以上の動作を全ワード線につ
いて行うことにより全メモリセルの記憶情報のロウレベ
ルにクリアすることができる。、このクリア動作によう
する時間は、従来のＲＡＳオンリーリフレ・２シユと同
様に、例えば６４にビットのダイナミック型ＲＡＭでは
、３２８＋イクルにより終了させることができる。
ーブル信号Ｗ１をロウレベルにする。これにより、ノア
ケート回路Ｇ１の出力がノへイレベルとなってＭＯ３Ｆ
ＥＴＱＩＯ〜Ｑ１３を一斉にオン状態となるので、各デ
ータ線がロウレベルになる。したがって１．上記選択さ
れたワード線に結合されたメモリセルには、ロウレベル
が書込まれることになる。以上の動作を全ワード線につ
いて行うことにより全メモリセルの記憶情報のロウレベ
ルにクリアすることができる。、このクリア動作によう
する時間は、従来のＲＡＳオンリーリフレ・２シユと同
様に、例えば６４にビットのダイナミック型ＲＡＭでは
、３２８＋イクルにより終了させることができる。
この実施例では、上記のように、簡単な論理デー１−回
路と各データ線に設けられたスイッチＭＯ３ＦＥＴを追
加するという極めて簡単な構成により、高速にクリア動
作機能を実現することができる。このような簡単な構成
であるからダイナミック型ＲＡＭを構成する半導体チッ
プを大きくすることはない。
路と各データ線に設けられたスイッチＭＯ３ＦＥＴを追
加するという極めて簡単な構成により、高速にクリア動
作機能を実現することができる。このような簡単な構成
であるからダイナミック型ＲＡＭを構成する半導体チッ
プを大きくすることはない。
なお、通常の書込み動作では、カラムアドレスストロー
ブ信号ＣＡＳがロウレベルになるので、上記ゲート回路
Ｇ１の出力がロウレベルのままとなり上記ＭＯ３ＦＥＴ
ＱＩ Ｏ〜Ｑ１３をオフ状態とする。また、ＲＡＳオン
リーリフレッシュ動作では、ライトイネーブル信号ＷＥ
がハイレベルのままであるので、上記ゲート回路Ｇ１の
出力がロウレベルのままとなり上記ＭＯ３ＦＥＴＱＩＯ
〜Ｑ１３をオフ状態とする。このように、通常の書込み
動作とＲＡＳオンリーリフレッシュ動作と区別できるの
で、何等これらの動作に影響を及ぼすことがない。
ブ信号ＣＡＳがロウレベルになるので、上記ゲート回路
Ｇ１の出力がロウレベルのままとなり上記ＭＯ３ＦＥＴ
ＱＩ Ｏ〜Ｑ１３をオフ状態とする。また、ＲＡＳオン
リーリフレッシュ動作では、ライトイネーブル信号ＷＥ
がハイレベルのままであるので、上記ゲート回路Ｇ１の
出力がロウレベルのままとなり上記ＭＯ３ＦＥＴＱＩＯ
〜Ｑ１３をオフ状態とする。このように、通常の書込み
動作とＲＡＳオンリーリフレッシュ動作と区別できるの
で、何等これらの動作に影響を及ぼすことがない。
この発明は、前記実施例に限定されない。
例えば、第３図に示すように、データ線ＤＬに対して、
電源電圧Ｖｃｃを供給するＭＯ３ＦＥＴ０１０′ と接
地電位を供給するＭＯ３ＦＥＴＱＩ Ｏとを設け、これ
らを次の論理回路で制御するものであってもよい。
電源電圧Ｖｃｃを供給するＭＯ３ＦＥＴ０１０′ と接
地電位を供給するＭＯ３ＦＥＴＱＩ Ｏとを設け、これ
らを次の論理回路で制御するものであってもよい。
カラムアドレスストローブ信号ζＡｓと反転されたライ
トイネーブル信号ＷＥとを受けるアンドゲート回路Ｇ４
の出力をオアゲルト回路Ｇ５．Ｇ６の一方の入力に供給
する。また、データ入力端子Ｄｉｎからの信号をアンド
ゲート回路Ｇ２の一方の入力に供給し、その反転信号を
アンドゲート回路Ｇ３の一方の入力に供給する。これら
のゲーＩ・回路Ｇ３．Ｇ４の他方の人力には、所定のタ
イミング信号φＷを印加する。火記ゲート回路Ｇ２の出
力は、ゲート回路Ｇ５の他方の人力６二供給する。
トイネーブル信号ＷＥとを受けるアンドゲート回路Ｇ４
の出力をオアゲルト回路Ｇ５．Ｇ６の一方の入力に供給
する。また、データ入力端子Ｄｉｎからの信号をアンド
ゲート回路Ｇ２の一方の入力に供給し、その反転信号を
アンドゲート回路Ｇ３の一方の入力に供給する。これら
のゲーＩ・回路Ｇ３．Ｇ４の他方の人力には、所定のタ
イミング信号φＷを印加する。火記ゲート回路Ｇ２の出
力は、ゲート回路Ｇ５の他方の人力６二供給する。
また、上記ゲートＧ３の出力は、ゲート回路Ｇ６の他方
の入力に供給する。そして、上記ゲート回路Ｇ ５ ノ
出力によりＭＯ３ＦＥＴＱＩＯ’ を駆幼し、上記ゲー
ト回路Ｇ６の出力によりＭ ＯＳ ＦＥＴＱＩＯを駆動
するものである。
の入力に供給する。そして、上記ゲート回路Ｇ ５ ノ
出力によりＭＯ３ＦＥＴＱＩＯ’ を駆幼し、上記ゲー
ト回路Ｇ６の出力によりＭ ＯＳ ＦＥＴＱＩＯを駆動
するものである。
この実施例では、上記クリア動作時にカラムアドレスス
トローブＣＡＳのハイレベルとライトイネーブル信号Ｗ
Ｅのロウレベルにより、アンドゲート回路Ｇ４の出力が
ハイレー＼ルとなっている。
トローブＣＡＳのハイレベルとライトイネーブル信号Ｗ
Ｅのロウレベルにより、アンドゲート回路Ｇ４の出力が
ハイレー＼ルとなっている。
また、書込めデータ信号Ｄｉｎがハイレベルなら、タイ
ミンク信号φＷに同期して、そのハイレベルが上記ケー
ト回路Ｇ５に伝えられるので、Ｎ１ｏｓＦＥＴＱＩ Ｏ
’ がオン状態となって、データ線ＤＬに電所電圧ＶＣ
Ｃのハイレベルを伝えるので、選択されたメモリ１ルム
こは、ハイレベルが書込まれる。一方、書込みデータ信
号Ｄｉｎがロウレベルなら、タイミング信号φＷに同期
して、その反転されたハイレベルが上記ゲート回路Ｇ６
に伝えられるので、ＭＯ３ＦＥＴＱＩ Ｏがオン状態と
なって、データ線ＤＬに接地電位のロウレベルを伝える
ので、ｉｎされたメモリセルには、ロウレベルが書込ま
れる。
ミンク信号φＷに同期して、そのハイレベルが上記ケー
ト回路Ｇ５に伝えられるので、Ｎ１ｏｓＦＥＴＱＩ Ｏ
’ がオン状態となって、データ線ＤＬに電所電圧ＶＣ
Ｃのハイレベルを伝えるので、選択されたメモリ１ルム
こは、ハイレベルが書込まれる。一方、書込みデータ信
号Ｄｉｎがロウレベルなら、タイミング信号φＷに同期
して、その反転されたハイレベルが上記ゲート回路Ｇ６
に伝えられるので、ＭＯ３ＦＥＴＱＩ Ｏがオン状態と
なって、データ線ＤＬに接地電位のロウレベルを伝える
ので、ｉｎされたメモリセルには、ロウレベルが書込ま
れる。
このように、この実施例では、メモリセルをクリアする
レベル（情報）を外部端子Ｄｉｎがら措定することがで
きる。
レベル（情報）を外部端子Ｄｉｎがら措定することがで
きる。
また、ダイナミック型ＲＡＭを構成する具体的なメモリ
アレイの構成、その周辺回路の構成は、種々の実施形態
をとることができるものである。
アレイの構成、その周辺回路の構成は、種々の実施形態
をとることができるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのクリア動作を説明するためのタイミング回、 第３図は、この発明の他の要部一実施例を示す回路凹で
ある。 ＭＣ・・メモリ１ニル、ＤＣ・・ダミーセル、ＣＷ・・
カラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アク
ティブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デー
タ信号バッファ、ＤＩＢ・・データ入カバソファ、ＴＣ
・・タイミング制御回路 第 １ 図 第 ２ 図 第 ３ 図
、そのクリア動作を説明するためのタイミング回、 第３図は、この発明の他の要部一実施例を示す回路凹で
ある。 ＭＣ・・メモリ１ニル、ＤＣ・・ダミーセル、ＣＷ・・
カラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アク
ティブリストア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デー
タ信号バッファ、ＤＩＢ・・データ入カバソファ、ＴＣ
・・タイミング制御回路 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、アドレスマルチ方式のダイナミック型ＲＡＭにおい
て、カラムアドレスストローブ信号ＣＡＳのハイレベル
及び書込み信号ＷＥのロウレベルを検出する論理制御回
路と、この制御回路で形成された制御信号を受け、メモ
リアレイの全データ線を所定の情報レベルに設定する回
路とを設けたことを特徴とするダイナミック型ＲＡＭ。 ２、上記情報レベルは、データ久方端子からのデータ信
号に従って設定されるものであることを特徴とする特許
請求の範囲第１項記載のタイナミ。 り型ＲＡＭ。 ３、上記情報Ｌ・ベルは、電源電圧又は接地電位を供給
するスイッチＭＯ３ＦＥＴで形成される固定の情報レベ
ルであるを特徴とする特許請求の範囲第１項記載のダイ
ナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226297A JPS59117781A (ja) | 1982-12-24 | 1982-12-24 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226297A JPS59117781A (ja) | 1982-12-24 | 1982-12-24 | ダイナミツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117781A true JPS59117781A (ja) | 1984-07-07 |
Family
ID=16842997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226297A Pending JPS59117781A (ja) | 1982-12-24 | 1982-12-24 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117781A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62273696A (ja) * | 1986-05-21 | 1987-11-27 | Hitachi Ltd | 半導体メモリ |
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155597A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体メモリの書き込み制御方式 |
-
1982
- 1982-12-24 JP JP57226297A patent/JPS59117781A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155597A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体メモリの書き込み制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62273696A (ja) * | 1986-05-21 | 1987-11-27 | Hitachi Ltd | 半導体メモリ |
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
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