JPH0551992B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体メモリ装置、特にRAM
（ランダム・アクセス・メモリ）に関する。 従来のRAMでは、同一の動作サイクルで、読
み出し動作と書き込み動作とが同時に行うことが
できなかつた。なお、従来のダイナミツク型
RAMにおいては、リード・モデフアイ・ライト
動作が付加されているが、その動作サイクルは通
常の書込み又は読み出しサイクルに比べて約1.5
倍の時間を必要とするので、実質的には２サイク
ル動作となつてしまうものである。 この発明の目的は、同一の動作サイクルでの読
み出し及び書込みを行う新規な機能を付加した半
導体メモリ装置を提供することである。 この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。 以下、この発明を実施例とともに詳細に説明す
る。 第１図には、この発明の一実施例のブロツク図
が示されている。 同図に示した実施例回路では、ｎチヤンネル
MOSFETを代表とするIGFET（Insulated−Gate
Field Effect Transistor）を例にして説明する。 １ビツトのメモリセルは、代表として示されて
いるメモリセルMCのように情報記憶用キヤパシ
タCsとアドレス選択用MOSFET Qmとからな
り、論理“１”、“０”の情報はキヤパシタCsに
電化が有るか無いかの形で記憶される。 情報の読み出しは、上記アドレス選択用
MOSFET Qmをオン状態にして情報記憶用キヤ
パシタCsを共通のデータ線DLにつなぎ、データ
線DLの電位が上記キヤパシタCsに蓄積された電
荷量に応じてどのような変化が起きるかをセンス
することによつて行われる。 メモリセルMCを小さく形成し、かつ共通のデ
ータ線DLに多くのメモリセルをつないで高集積
大容量のメモリマトリツクス（メモリアレイ）に
してあるため、上記情報記憶用キヤパシタCsと、
データ線Ｄの浮遊容量Co（図示せず）との関係
は、Cs／Coの比が非常に小さな値になる。した
がつて、上記キヤパシタCsに蓄積された電荷量
によるデータ線DLの電位変化は、非常に微少な
信号となつている。 このような微少な信号を検出するための基準と
してダミーセルDCが設けられている。このダミ
ーセルDCは、そのキヤパシタCdの容量値がメモ
リセルMCのキヤパシタCsのほゞ半分であること
を除き、メモリセルMCと同じ製造条件、同じ設
計定数で作られている。ダミーセルのキヤパシタ
Cdは、アドレツシングに先立つて、タイミング
信号φdcを受けるMOSFET Qd′により充電され
る。 上記のように、ダミーセルDCのキヤパシタは、
メモリセルMCのキヤパシタの約半分の容量値に
設定されているので、メモリセルMCからの読み
出し信号のほゞ半分に等しい基準電圧を形成する
ことになる。 センスアンプSAは、上記アドレツシングによ
り生じる上述のような電位変化の差を、タイミン
グ信号（センスアンプ制御信号）φpa1、φpa2で
決まるセンス期間に拡大するセンスアンプであり
（その動作は後述する）、１対の平行に配置された
相補データ線DL，にその入出力ノードが結合
されている。相補データ線DL，に結合される
メモリセルの数は、検出精度を上げるため等しく
され、DL，のそれぞれに１個ずつのダミーセ
ルが結合されている。また、各メモリセルMC
は、１本のワード線WLと相補対データ線の一方
との間に結合される。各ワード線WLは双方のデ
ータ線対と交差しているので、ワード線WLに生
じる雑音成分が静電結合によりデータ線にのつて
も、その雑音成分が双方のデータ線対DL，に
等しく現れ、差動型のセンスアンプSAによつて
相殺される。上記アドレツシングにおいて、相補
データ線対DL，の一方に結合されたメモリセ
ルMCが選択された場合、他方のデータ線には必
ずダミーセルDCが結合されるように一対のダミ
ーワード線DWL，の一方が選択される。 上記センスアンプSAは、一対の交差結線にさ
れたMOSFET Q1、Q2を有し、これらの正帰還
作用により、相補データ線DL，に現れた微少
な信号を差動的に増幅する。この正帰還動作は、
２段回に分けておこなわれ、比較的小さいコンダ
クタンス特性にされたMOSFET Q3が比較的早
いタイミング信号φpa1によつて導通し始めると
同時に開始され、アドレツシングによつて相補デ
ータ線DL，に与えられた電位差に基づき高い
方のデータ線電位は遅い速度で、低い方のそれは
速い速度で共にその左が広がりながら下降してい
く。この時、上記電圧差がある程度大きくなつた
タイミングで比較的大きいコンダクタンス特性に
されたMOSFET Q4がタイミング信号φpa2によ
つて導通するので、上記低い方のデータ線電位が
急速に低下する。このように２段階にわけてセン
スアンプSAの動作を行わせることによつて、上
記高い方の電位落ち込みを防止する。こうして低
い方の電位が交差結合MOSFETのしきい値電圧
以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Vccより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の
電位は最終的に接地電位（0V）に到達する。 上記のアドレツシングの際、一旦破壊されたメ
モリセルMCの記憶情報は、このセンス動作によ
つて得られたハイレベル若しくはロウレベルの電
位をそのまま受け取ることによつて回復する。 しかしながら、前述のようにハイレベルが電源
電圧Vccに対して一定以上落ち込むと、何回かの
読み出し、再書込みを繰り返しているうちに論理
“０”として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアク
テイブリストア回路ARである。このアクテイブ
リストア回路ARは、タイミング信号φresにより
起動され、ロウレベルの信号に対して何ら影響を
与えずハイレベルの信号にのみ選択的に電源電圧
Vccの電位にブートストする働きがある。 この実施例においては、同時（同一の動作サイ
クル）の読み出し及び書込み動作を実現するた
め、同図において代表として示されているデータ
線対DL0、０〜DLn、ｎは、それぞれ第１
のカラムスイツチとしてのMOSFET Q10、10
〜Q1n、1nを介して第１の共通データ線対（読
み出し用共通データ線）CDL1、１に結合さ
れ、第２のカラムスイツチとしてのMOSFET
Q20、20〜Q2n、2nを介して第２の共通デー
タ線対（書込み用共通データ線）CDL2、２
に結合される。 上記第１の共通データ線対CDL1、CDL1は、
メインアンプを含むデータ出力バツフアDOBの
入力端子に接続される。一方、上記第２の共通デ
ータ線対CDL2、２は、データ入力バツフア
DIBの出力端子に接続される。 上記データ入力バツフアDIBは、ライトイネー
ブル信号がロウレベルの時に形成される制御
信号φinにより動作状態とされる。上記データ出
力バツフアDOBは、タイミング信号φopにより
動作状態にされる。 ロウデコーダＲ−DCRは、アドレスバツフア
ADBで形成された内部相補アドレス信号ａx0〜
ａxiを受けて、１本のワード線及びダミーワード
線選択信号を形成する。また、カラムデコーダＣ
−DCRは、アドレスバツフアADBで形成された
内部相補アドレス信号ａy0〜ａyiを受けて、２つ
のカラムスイツチ選択信号を形成して一対のデー
タ線を２つの共通データ線対に時系列的に接続す
る。 すなわち、アドレスバツフアADBに取込んだ
外部アドレス信号AX0〜AXnをロウアドレスス
トローブ信号により形成されたタイミング
信号φarに同期してロウデコーダＲ−DCRに送出
するとともに、ワード線選択タイミング信号φx
により所定のワード線及びダミーワード線選択動
作を行う。そして、アドレスバツフアADBに取
込んだ外部アドレス信号AY0〜AYnをカラムア
ドレスストローブ信号により形成されたタ
イミング信号φacに同期してカラムデコーダＣ−
DCRに送出するとともに、データ線選択タイミ
ング信号φyに同期して第１のカラムスツチを選
択する。また、特に制限されないが、メインアン
プ（図示せず）の動作タイミング信号φmaに同
期して第２のカラムスイツチを選択するものであ
る。 なお、タイミング発生回路TGは、外部からの
アドレスストローブ信号、及びライト
イネーブル信号を受けて、上記必要なタイミ
ング信号を形成する。 第２図には、この実施例のダイナミツク型
RAMの動作タイミング図の一例が示されてい
る。 ロウアドレス信号AX0〜AXiがアドレスバツ
フアADBに取り込まれ、ラツチされると上記ロ
ウアドレス信号AX0〜AXiより遅れてロウアド
レスストローブ信号がロウレベルになる。
ここで、信号をロウアドレス信号AX0〜
AXiより遅らせる理由は、メモリアレイにおける
ロウアドレスとしてロウアドレス信号AX0〜
AXiを確実に取り込むためである。 次に、信号から遅延した信号φarがアドレ
スバツフアに印加され、上記ラツチされたロウア
ドレス信号に対応した相補内部アドレス信号ａ
x0〜ａxiをロウアドレスデコーダＲ−DCRに送
出する。ロウアドレスデコーダＲ−DCRは、そ
の出力を上記相補アドレス信号ａx0〜ａxiに従
つて選択されたものだけハイレベルに留まらせ、
選択されないものをロウレベルにする。 そして、上記選択されたロウアドレスデコーダ
Ｒ−DCRの出力は、上記タイミング信号φarから
遅延したワード線選択タイミング信号φxに同期
したメモリアレイに送出される。こうして、メモ
リアレイの１本のワード線が選択され、選択され
たメモリセルの微少記憶信号がデータ線に読み出
される。 次に、タイミング信号φpa（φpa1、φpa2）によ
り、センスアンプが活性化され、上記微少記憶信
号増幅動作が行われる。 その後、カラムアドレス信号AY0〜AYnがア
ドレスバツフアADBに取り込まれ、ラツチされ
ると上記同様にカラムアドレス信号AY0〜AYn
より遅れてカラムアドレスストローブ信号
がロウレベルになる。 次に、上記信号から遅延した信号φacがア
ドレスバツフアADBに印加され、上記ラツチさ
れたカラムアドレス信号に対応した相補内部アド
レス信号ａy0〜ａynをカラムアドレスデコーダ
Ｃ−DCRに送出する。カラムアドレスデコーダ
Ｃ−DCRは、その出力を上記相補アドレス信号
ａy0〜ａynに従つて選択されたものだけハイレ
ベルに留まらせ、選択されないものをロウレベル
にしている。このようにして、メモリアレイ内の
１つのメモリセルの選択（アドレス設定）が行わ
れる。 同時読み出し／書込み動作ににおいては、ライ
トイネーブル信号を図示のようにロウレベル
にする。この制御信号は、上記信号がロ
ウレベルになる前にロウレベルになるように設定
される。なぜなら、上記信号がロウレベル
になると、結果的にメモリアレイの１つのアドレ
スが設定されるため、その前から信号をロウ
レベルにしておくことによりタイミング信号φin
をハイレベルにして書込み動作の準備をしておく
ものである。 上記タイミング信号φyに同期して第１のカラ
ムスイツチが選択され、第１の共通データ線対
CDL1、１に読み出し信号が伝えられる。そ
して、タイミング信号φmaがハイレベルになる
と、データ出力バツフアDOBに含まれるメイン
アンプが動作してその読み出し信号をラツチす
る。この時、第２のカラムスイツチが選択され、
第２の共通データ線対CDL2、２の書込みデ
ータが選択された相補データ線DL，に伝えら
れ、上記選択されたメモリセルに書込まれる。そ
して、上記メインアンプにラツチされた読み出し
情報は、タイミング信号φopにより出力アンプが
アクテイブになり、出力端子Doutからに送出さ
れる。このようにして同じ動作サイクルの下で、
読み出し動作と書込み動作とが同時に行われる。 なお、読み出し動作においては、ライトイネー
ブル信号がハイレベルのままとなるので、デ
ータ入力バツフアDIBの出力がハイインピーダン
になつているので、従来の読み出し動作と同様と
なる。 また、ライトイネーブル信号のロウレベル
タイミングをデータ出力タイミングより遅らせる
ことによつて、従来のリード・モデフアイ・ライ
ト動作を行わせることもできる。 この実施例では、上述のように従来の動作モー
ドの他、同時読み出し／書込みを行うことができ
るので、情報の入れ換え等を伴う情報処理を従来
の２倍と高速に行うことができる。 また、その回路構成は、２組の共通データ線と
カラムスイツチを設けるだけであるので、半導体
集積回路に占める割合は、無視できる程度に小さ
いので、そのチツプ面積を増加させない。 この発明は、前記実施例に限定されない。 読み出し用の共通データ線と書込み用共通デー
タ線とを時系列的に相補データ線に接続するカラ
ムスイツチの選択タイミング信号は、上記既存の
ものを利用することの他、後者のタイミング信号
は独自のものを形成するようにするものであつて
もよい。また、読み出し動作時には、ライトイネ
ーブル信号WEによりタイミング信号φmaを第２
のカラムスイツチに供給されないようにして、そ
の選択動作を禁止するものであつてもよい。 また、アドレスマルチタイプのダイナミツク型
RAMについて説明したが、アドレスマルチ方式
に限定されないこと、スタテイツク型RAMへの
適用が容易であることは自明である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロツク
図、第２図は、その動作を説明するためのタイミ
ング図である。 MC……メモリセル、DC……ダミーセル、SA
……センスアンプ、Ｒ−DCR……ロウデコーダ、
Ｃ−DCR……カラムデコーダ、DOB……データ
出力バツフア、DIB……データ入力バツフア、
ADB……アドレスバツフア、TG……タイミング
発生回路、AR……アクテイブリストア回路。

Claims (1)

1. 【特許請求の範囲】 １ 選択端子がワード線に結合され、データ入出
   力端子がデータ線に結合された複数個のメモリセ
   ルがマトリクス配置されたメモリアレイと、 前記各データ線を読出し用共通データ線に選択
   的に接続するための読出し用カラムスイツチと、 前記各データ線を書き込み用共通データ線に選
   択的に接続するための書き込み用カラムスイツチ
   と、 第１のタイミング信号の変化に同期して読出し
   用共通データ線の信号を増幅してラツチし、その
   後の第２のタイミング信号の変化に同期して当該
   ラツチ情報を出力する出力回路と、 前記第１のタイミング信号の変化よりも早いタ
   イミングをもつて変化される第３のタイミング信
   号の変化に同期して、書き込みデータにて前記書
   き込み用共通データ線を駆動する入力回路と、 カラムアドレス信号を解読して前記書き込み用
   及び読出し用カラムスイツチに共通のカラム選択
   信号を生成すると共に、当該カラム選択信号を前
   記第１のタイミング信号の変化よりも早いタイミ
   ングをもつて変化される第４のタイミング信号の
   変化に同期して読出し用カラムスイツチに供給
   し、また、当該カラム選択信号を前記第１のタイ
   ミング信号の変化に同期して書き込み用カラムス
   イツチに供給するカラムアドレスデコーダと、 アドレス信号によつて選択されるべきメモリセ
   ルが一定とされる単位メモリサイクル期間に、前
   記第１乃至第４のタイミング信号を夫々所定のタ
   イミングで１回変化させて発生するタイミング発
   生回路と、 を含んで成るものであることを特徴とする半導体
   メモリ装置。 ２ 前記メモリセルはダイナミツク型メモリセル
   であり、 前記第１のタイミング信号は出力回路に含まれ
   るメインアンプの動作タイミング信号φmaであ
   り、 前記第２のタイミング信号は前記出力回路の出
   力動作タイミング信号φopであり、 前記第３のタイミング信号は入力回路の動作タ
   イミング信号φinであり、 前記第４のタイミング信号はデータ線から読出
   し用共通データ線へのデータの読出しタイミング
   信号φyである、ことを特徴とする特許請求の範
   囲第１項記載の半導体メモリ装置。