JPS5998390A - ダイナミツク型ｍｏｓｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、絶縁ゲート型電界効果トランジスタ（以下
ＭＯＳ　Ｆ　ＥＴと称す）で構成されたダイナミック型
ＲＡＭ　（ランダム・アクセス・メモリ）に関する。

ダイナミック型ＲＡＭにおいては、アドレッシングの際
、一旦破壊されたメモリセルの記憶情報は、センスアン
プの動作によって得られたハイレベル又はロウレベルの
電位をそのまま受は取ることによって回復（再書込み）
される。しかしながら、上記ハイレベルの電位が電源電
圧Ｖｃｃに対して一定以上落ち込むと何回か読み出し、
再書込みを繰り返しているうちに、論理ロウレベルとし
て読み取られるところの誤動作が生じてしまう。この誤
動作を防ぐために設けられるのがアクティブリストア回
路である。

従来のアクティブリストア回路においては、遅延回路を
用いて、センスアンプの動作開始から−定時間違れたタ
イミング信号により起動させるものであった。ところが
、上記遅延回路を構成する素子の製造バラツキにより、
上記遅延時間にバラツキが生じて、センスアンプによる
増幅動作が終了する前に、上記アクティブリストア回路
が起動されてしまう膚がある。このようにセンスアンプ
の増幅動作が終了する前に、アクティブリストア回路が
動作を開始しＣしまうと、第１図に破線で示すように、
ロウレベル側のデータ線のレベルＶＬがハイレベル側に
持ち上げられてしまい、誤動作ないし読み出し動作を遅
（してしまうという問題が生じる。そこで、上記アクテ
ィブリストア回路の動作開始タイミングをセンスアンプ
の動作開始タイミングに対して十分な時間マージンを設
定しなければならないので、結果として読み出し動作を
遅くしてしまうものとなる。

この発明の目的は、簡単な回路構成によりアクティブリ
ストア回路の動作開始タイミングを高精度に制御するこ
とのできるイナミンク型ＭＯ３ＲＡＭを提供することに
ある。

この発明の他の目的は、誤動作を防止するとともに高速
読み出しを可能にしたグイナミソク型ＭＯ３ＲＡＭを提
供することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第２図には、この発明の一実施例の回路図が示されてい
る。

同図に示した実施例回路では、ｎチャンネール間Ｏ３Ｆ
ＥＴを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌ
ａｔｅｄ−Ｇａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔ
ｒａｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍとからなり、論理“１″、
θ″の情報はキャパシタＣｓに電荷が有るか無いかの形
で記憶される。

情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリッタスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量ＣＯとの関係は、Ｃｓ　／
　Ｃｏの比が非常に小さな値になる。したがって、上記
キャパシタＣｓに蓄積された電荷量によるデータ線ＤＬ
の電位変化は、非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣ８のほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａで決まるセンス期間に拡大するセ
ンスアンプであり（その動作は後述する）、１対の平行
に配置された相補データ線ＤＬ、ＤＬにその入出力ノー
ドが結合されている。この相補データ線ＤＬ、ＤＬに結
合されるメモリセルの数は、検出精度を上げるため等し
くされ、ＤＬ、ＤＬのそれぞれに１個ずつのダミーセル
が結合されている。また、各メモリセルＭＣは、１本の
ワード線ＷＬと相補対データ線の一方との間に結合され
る。各ワード線ＷＬは双方のデータ線対と交差している
ので、ワード線ＷＬに生じる雑音成分が静電結合により
データ線にのっても、その雑音成分が双方のデータ線対
ＤＬ、ＤＬに等しく現れ、差動型のセンスアンプＳＡに
よって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。特に制限されないが、この実施例では、上記
ＭＯ３ＦＥＴＱＩ。

Ｑ２の共通ソースと回路の接地電位線Ｖｓｓとの間にＭ
Ｏ３ＦＥＴＱ８が設けられ、そのゲートにタイミング信
号φｐａが印加されている。上記ＭＯ３ＦＥＴＱＩ、Ｑ
２の正帰還動作は、タイミング信号φｐａによってＭＯ
３ＦＥＴＱＢが導通し始めると同時に開始され、アドレ
ッシングによって相補データ線ＤＬ、ＤＬに与えられた
電位差に基づき高い方のデータ線電位は遅い速度で、低
い方のそれは速い速度で共にその差が広がりながら下降
していく。こうして低い方の電位が交差結合ＭＯ３ＦＥ
Ｔのしきい値電圧以下に低下したとき正帰還動作が終了
し、高い方の電位の下降は電源電圧■ｃｃより低く上記
しきい値電圧より高い電位に留まるとともに、低い方の
電位は最終的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されたメモリセル
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受は取る
ことによって回復する。

しかしながら、前述のようにハイレベルが電源電圧Ｖｃ
ｃに対して一定以上落ち込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０”として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリストア回路ＡＲである。

このアクティブリストア回路ＡＲは、ロウレベルの信号
に対して何ら影響を与えずハイレベルの信号にのみ選択
的に電源電圧Ｖｃｃの電位にブートストする働きがある
。キャパシタＣＢＩ、ＣＢ２は、そのゲートに印加され
るデータ線からの電位に応じてその静電容量が変化する
ＭＯ３型可変容量素子であり、理論的にはそのしきい値
電圧を基準として高印加電圧でキャパシタができ、低い
電圧でキャパシタができないと理解されたい。

タイミング信号（アクティブリストア制御信号〉φｒｅ
ｇによってＭＯ３ＦＥＴＱ５．Ｑ６がオン状態にされた
とき、ハイレベルの電位にあるデータ線に属するキャパ
シタＣＢＩ（又はＣＢ２）が充電され、次にタイミング
信号（アクティブリストア制御信号）φｒｅｓがハイレ
ベルになったときそのデータ線に属するＭＯ３ＦＥＴＱ
３　（又は。

４）のゲート電位が電源電圧Ｖｃｃより十分高くなりデ
ータ線のハイレベルがＶｃｃレベルに回復され、このデ
ータ線に結合されたメモリセルＭＣの記憶情報も同様に
回復する。なお、プリチージ回路ＰＣは、タイミング信
号φｐｃによりデータ線ＤＬ。

ＤＬを電源電圧Ｖｃｃにプリチージする。タイミング発
生回路ＴＧＩないしＴＧ３は、それぞれ上記タイミング
信号φｐａｔ　　φｒｅｓ及びφｒｅｇを形成する。

この実施例では、上記ロウレベル信号がキャパシタＣＢ
Ｉ又はＣＢ２のしきい値電圧以下に低下する前に上記タ
イミング信号φｒｅｓにより、アクティブリストア回路
ＡＲが起動されてしまうのを防止するために、次のＭＯ
３ＦＥＴＱ７が設けられている。

すなわち、上記ＭＯ３ＦＥＴＱ７は、上記タイミング信
号φｒｅｓと回路の接地電位Ｖｓｓと間に設けられ、そ
のゲートには、センスアンプＳＡを構成するＭＯ３ＦＥ
ＴＱＩ、Ｑ２の共通ソース線の電圧Ｖｃｓが印加される
。

なお、同図において代表として示されているデータ線対
ＤＬ、ＤＬは、カラムスインチｃｗを構成するＭＯ３Ｆ
ＥＴＱ９．Ｑ９を介してコモン相補データ線対ＣＤＬ、
ＣＤＬに接続される。他の代表として示されているデー
タ線対についても同様なＭＯ３ＦＥＴＱＩＯ，ＱＩＯを
介し−（コーｉ−ン相補データ線対ＣＤＩ、、τＤＬに
接続される。このコモン相補データ線対ＣＤＬ、ＣＤＬ
には、出力アンプを含むデータ出カバソファＤＯＢの入
ヵ端子とデータ入カバソファＤＩＨの出方端子に接続さ
れる。

ロウデコーダ及びカラムデコーダＲ，Ｃ−Ｄ　ＣＲは、
アドレスバッファＡＤＢで形成された内部相補アドレス
信号を受けて、１本のワード線及びダミーワード線並び
にカラ法スイッチ選択信号を形成してメモリセル及びダ
ミーセルのアドレッシングを行う。すなわち、ロウアド
レススｌ〜ローブ信号ＲＡＳにより形成されたタイミン
グ信号φａｒに同期して外部アドレス信号ＡＸＯ−ＡＸ
ｎをアドレスバッファＡＤＢに取込み、ロウデコーダＲ
−ＤＣＲに伝えるとともに、ワード線選択タイミング信
号φＸにより所定のワード線及びダミーワード線選択動
作を行う。そして、カラムアドレスス）　ロア’信号Ｃ
Ａ　Ｓにより形成されたタイミング信号φａｃに同期し
て外部アドレス信号ＡＹＯ−ＡＹｎをアドレスバッファ
ＡＤＢに取込み、カラムデコーダＣ−ＤＣＨに伝えると
ともに、データ線選択タイミング信号φｙによりデータ
線の選択動作を行う。

次に上記実施例回路の動作を第３図のタイミング図に従
って説明する。

上記アドレッシング動作によりワード線選択タイミング
信号φＸによりワード線選択が行われると、相補データ
線ＤＬ、ＤＬには選択されたメモリセルの記憶情報に従
ってハイレベルＶＨ，ロウレベルＶＬのように読み出し
電圧が現れる。そして、タイミング信号φｐａによりセ
ンスアンプＳＡが動作を開始すると、上記ハイレベルＶ
Ｈ，ロウレベルＶＬＯ差を下降しながら拡大させる。

この時、タイミング信号φｒｅｓを形成するタイミング
発生回路ＴＧ２の素子バラツキにより、同図に破線で示
すように、上記ロウレベルＶＬが十分下がりきらない前
に、タイミング信号φｒｅｓが立ち上がろうとしても、
センスアンプＳＡの共通ソースの電圧Ｖｃｓを受けるＭ
Ｏ３ＦＥＴＱ７がオン状態になっており１．そのハイレ
ベルへの立ち上がりを禁止している。上記共通ソース電
圧ＶｃｓがＭＯ３ＦＥＴＱ７のしきい値電圧ｖｔｈ以下
となったとき、このＭＯ３ＦＥＴＱ７がオフ状態とされ
、同図に実線で示すようにアクティブリストア回路ＡＲ
に供給されるタイミング信号φｒｓｓ　’　がハイレベ
ルとなる。このタイミング信号φｒｅｓ　’　がハイレ
ベルに立ち上がると、ハイレベルＶＨを受けてキャパシ
タが形成されているキャパシタＣＢＩ又はＣＢ２によっ
てブー゛トストラップがかかりＭＯ３ＦＥＴＱ３又はＱ
４のゲート電圧が電源電圧Ｖｃｃ以上の高いレベルにな
り、データ線のハイレベルＶＨの回復が行われ、メモリ
セルのキャパシタＣ３に再書込みされる。この時には、
ロウレベルＶＬが十分低下しているので、ロウレベルＶ
Ｌを受けるキャパシタＣＢ２又はＣＢＩにはキャパシタ
が形成されず、上記タイミング信号φｒｅｓがハイレベ
ルになっても、再び上昇してしまうことがない。

この実施例では、上記のようにセンスアンプＳＡにおけ
るデータ線のロウレベルＶＬと同様に低下する共通ソー
ス電圧Ｖｃｓにより、上記ロウレベルＶＬの低下を確認
して、アクティブリストア回路ＡＲを起動させるタイミ
ング信号φｒｅｓ”を形成するものである。したがって
、素子バラツキに影響されず、最適タイミングによりア
クティブリストア回路を起動させることができるから、
前述のような誤動作ないし読み出し動作が遅くなること
がない。また、この実施例では、ＭＯ３ＦＥＴＱ７を追
加するだけでよいので、極めて簡単な回路により実現で
きる。

また、第２図の実施例のように各センスアンプＳＡにそ
の動作を制御するＭＯ３ＦＥＴＱ８を設けた場合、その
ゲートをワード線と同様な導電性ポリシリコンで構成す
ることにより、ワード線におけるメモリセルの選択動作
に同期して、各列のセンスアンプの動作開始タイミング
を整合させることができる。すなわち、導電性ポリシリ
コンでワード線を構成した場合、その抵抗値が比較的大
きいので、ワード線駆動回路から遠くになるにしたがっ
て、選択レベルの立ち上がりが遅くなるからである。ま
た、上記のように各センスアンプの動作が少しづつ遅れ
て開始されるので、その増幅動作により接地電位線Ｖｓ
ｓに流れる電流のピークが押えられるため、回路の接地
電位Ｖｓｓに発生する雑音を小さくすることができる。

この発明は、前記実施例に限定されない。

例えば、第４図のブロック図に示すように、センスアン
プＳＡを動作状態にするＭＯＳＦＥＴを共通化するもの
であって″もよい。この場合、特に制限されないが、比
較的小さなコンダクタンス特性のＭＯ３ＦＥＴＱ８と、
比較的大きなコンダクタンス特性きＭＯ３ＦＥＴＱ８°
を並列形態として、上記ＭＯ３ＦＥＴＱＢのゲートには
、比較的早いタイミングでハイレベルとなるタイミング
信号φｐａｌを印加し、ＭＯ３ＦＥＴＱ８’　のゲート
には、少し遅れてハイレベルとなるタイミング信号φｐ
ａ２を印加する。このように、センスアンプＳＡの正帰
還動作を２段回に分けて動作させることにより、データ
線のハイレベルＶＨの落ち込みを小さくすることができ
る。この場合、上記タイミング信号φｒｅｓの立ち上が
りを制限する上記ＭＯ８ＦＥＴＱ７も、１個のＭＯ３Ｆ
ＥＴＱ７″により共通化するものであってもよい。

この発明は、アクティブリストア動作を必要とするグイ
ナミソク型ＭＯ５ＲＡＭに広く利用できるものである。

【図面の簡単な説明】

第Ｆ図は、従来のアクティブリストア動作を説明するた
めのタイミング図、 第２図は、この発明の一実施例を示す回路図、第３図は
、その動作を説明するためのタイミング図、 第４図は、この発明の他の一実施例を示すブロック図で
ある。 ＰＣ・・プリチージ回路、ＡＲ・・アクティブリストア
回路、ＳＡ・・センスアンプ、ＭＣ・・メモリセル、Ｄ
Ｃ・・ダミーセル、ＲＣ−ＤＣＲ・−ロウ／カラムデコ
ーダ、ＤＯＢ・・データ出カバソファ、ＤＩＢ・・デー
タ人力バッファ、ＡＤＨ・・アドレスバッフ１、ＣＷ・
・カラムスイッチ、ＴＧＩ〜ＴＧ３・・タイミング発生
回路第１図 第　　２　図 ７ し／とＣ θ／　　　（２／　　　　　　　　　　　　　　　　　
　Ｄｔ　　　　　　　θデｔＬ 、９７　　　　　　　Ｉ　　　　　惨Ｃｐｃ　　　　　
　　　　−−− θ４ＸＣｓ 凶ζ　　　　　　　１ご ′。ご　上　　で≦γ　ｐ ｆ６Ｐｅｓ　　件Ｃ７三 θｌρ ’ｍＡ　　ＡＰ　　　ＰＣ−−ｂ　　　ｃ鈴５ の　　　　　　φ２ｃ　　　　　眞　　ゐ嘔〜Ｓ輸ｌ Ｐｘ″？０−ＤＣぞ ′φｔ　　　　　　　　Ｐ） 鑑Ｐ、ｔ＋ｅＢ　　隘　」 第３図

Claims (1)

1. 【特許請求の範囲】 １、データ線と電源電圧端子Ｖｃｃとの間に設けられた
   ＭＯ３ＦＥＴＱ３と、このＭＯ３ＦＥＴＱ３のゲートと
   上記データ線″との間に設けられ、そのゲートにタイミ
   ング信号φｒｅｇが印加されたＭＯ３ＦＥＴＱ５と、上
   記ＭＯ３ＦＥＴＱ５を通したデータ線の電位がゲートに
   印加され、タイミング信号φｒｅｓとの間に設けられた
   ＭＯ３容量ＣＢＩとを含むアクティブリストア回路と、
   一対の相補データ線にその入出力ノードが結合され、所
   定のタイミング信号φｐａにより動作状態にされる差動
   型のセンスアンプＳＡと、このセンスアンプＳＡの共通
   ソース線の電圧を受け、上記タイミング信号φｒｅｓと
   回路の接地電位との間に設けられたＭＯ３ＦＥＴＱ７と
   を含むことを特徴とするダイナミック型ＭＯ３ＲＡＭ。 ２、上記ＭＯ３ＦＥＴＱ７は、各センスアンプＳＡに設
   けられるものであることを特徴とする特許請求の範囲第
   １項記載のダイナミック型ＭＯ３ＲＡＭ。