JPS6220196A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリ）におけるアドレスバッファに利用して有効な技術
に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおけるアドレスバッファとして
、例えば特開昭５１−６５８’４１号公報に記載されて
いるように、タイミング信号に従って動作電流を流すよ
うにされた差動ＭＯＳＦＥＴと、そのドレインに設けら
れたプリチャージ回路と、そのプリチャージレベルを等
しくさせる短絡ＭＯＳ　Ｆ　ＥＴとからなるダイナミッ
ク型差動回路を用いたものが公知である。

このようなダイナミック型差動回路にあっては、次のよ
うな問題点を有することが本願発明者の研究によって明
らかにされた。このようなアドレス７、ッ、アにおいて
は、チップ非選択期間に上記プリチャージ回路によって
プリチャージがなされるとともに、上記短絡Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔがオン状態にされることによって、差動ＭＯ
５ＦＥＴの両ドレインにおけるプリチャージレベルが等
しくされる。

しかしながら、比較的高い電源電圧のもとで、上記プリ
チャージ動作が行われた後、電源電圧が低下してしまう
という電源バンプが生じると、上記プリチャージレベル
より電源電圧が低くされる結果、上記短絡ＭＯＳＦＥＴ
はオフ状態にされてしまう。このような状態では、上記
電源バンプ等によって、上記差動ＭＯＳ　Ｆ　ＥＴのド
レインにおけるプリチャージレベルにアンバランスが生
じてもそのままにされる結果、その人カレヘルマージン
が悪化して最悪の場合には誤動作を生じるものとなって
しまう。

〔発明の目的〕

この発明の目的は、電源バンプによる動作マージンの悪
化を防止した入カバソファを具備する半導体集積回路装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型差動回路におけるプリチャー
ジレベルを等しくさせる短絡ＭＯＳＦＥＴのゲートに、
電源電圧以上に昇圧されたタイミング信号を供給するこ
とにより、電源バンプが発生した場合でも短絡ＭＯＳＦ
ＥＴをオン状態に維持させることによって、常にプリチ
ャージレベルをバランスさせるものである。

〔実施例〕

第１図には、この発明をダイナミック型ＲＡＭに通用し
た場合の一実施例の回路図が示されている。同図に示し
た実施例回路は、Ｎチャンネル間Ｏ５ＦＥＴを代表とす
るＩ　ＣＦ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａｔｅｄＧａｔｅ
　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ
　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理“１”、“Ｏ”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。

情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣ３を共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの図示しない浮遊容量ＣＯとの比Ｃｓ
　／　Ｃｏは非常に小さな値になる。したがって、上記
キャパシタＣｓに蓄積された電荷量によるデータ線ＤＬ
の電位変化は、非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ５ＦＥ’
ｌ’Ｑｄ″によって接地電位に充電される。このように
、キャパシタＣｄは、キャパシタＣｓの約半分の容量値
に設定されているので、メモリセルＭＣからの読み出し
信号のほぼ半分に等しい基準電圧を形成することになる
。

相補データ線ＤＬ、ＤＬに結合されるメモリセルの数は
、検出精度を上げるため等しくされ、ＤＬ、ＤＬのそれ
ぞれに１個ずつのダミーセルが結合されている。また、
各メモリセルＭＣは、１本のワード線ＷＬと相補対デー
タ線の一方との間に結合される。各ワード線ＷＬは双方
のデータ線対と交差しているので、ワード線ＷＬに生じ
る雑音成分が静電結合によりデータ線にのっても、その
雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、
後述する差動型のセンスアンプＳＡによって相殺される
。アドレッシングにおいて、相補データ線対ＤＬ、ＤＬ
の一方に結合されたメモリセルＭＣが選択された場合、
他方のデータ線には必ずダミーセルＤＣが結合されるよ
うに一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選択
される。

センスアンプＳＡは、一対の交差結線されたＭＯ３ＦＥ
’ｌ’Ｑ１．Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンスにされたＭＯＳＦＥＴＱ
７が比較的早いタイミング信号φｐａｌによって導通し
始めると同時に開始され、アドレッシングによって相補
データ線ＤＬ、ＤＬに与えられた電位差に基づき高い方
のデータ線電位は遅い速度で、低い方のそれは速い速度
で共にその差が広がりながら下降していく。

この時、上記電圧差がある程度大きくなったタイミング
で比較的大きいコンダクタンスにされたＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　８がタイミング信号φｐａ２によって導通す
るので、上記低い方のデータ線電位が急速に低下する。

このように２段階にわけてセンスアンプＳＡの動作を行
わせることによって、上記高い方の電位落ち込みを防止
する。こうして低い方の電位が交差結合ＭＯＳ　Ｆ　Ｅ
Ｔのしきい値電圧以下に低下したとき正帰還動作が終了
し、高い方の電位の下降は電源電圧Ｖｃｃより低く上記
しきい値電圧より高い電位に留まるとともに、低い方の
電位は最終的に接地電位（０■）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレヘル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルか電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”としζ読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブースト（昇圧）する働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥ’Ｉ
’Ｑ３．Ｑ４を介してコモン相補データ線対ＣＤＬ、Ｃ
ＤＬに接続される。他の代表として示されているデータ
線対についても同様なＭ９ＳＦＥＴＱ５．Ｑ６を介して
コモン相補データ線対ｃＤＬ、ＣＬ）Ｌに接続される。

このコモン相補データ線対ＣＤＬ、ＣＤＬには、出力ア
ンプを含むデーク出カバソファＤＯＢの入力端子とデー
タ入カバソファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、後述
するアドレスバッファＲ，Ｃ−ＡＤＢでそれぞれ形成さ
れた内部相補アドレス信号を受けて、１本のワード線及
びダミーワード線並びにカラＪ・スイッチ選択信号を形
成してメモリセル及びダミーセルのアドレッシングを行
う。すなわち、アドレスバッファＲ，Ｃ−ＡＤＢは、ロ
ウアドレスストローブ信号）を八Ｓにより形成されたタ
イミング信号φａｒに同期して外部アドレス信号ＡＸＯ
〜ＡＸｉを取込み、ロウデコーダＲ−ＤＣＲに伝える。

ロウデコーダＲ−ＤＣＲは、そのアドレス信号の解読を
行うとともに、ワード線選択タイミング信号φＸに同期
して所定のワード線及びダミーワード線の選択動作を行
う。また、アドレスバッファＲ，Ｃ−ＡＤＢは、遅れて
供給されたカラムアドレスストローブ信号ＣＡＳにより
形成されたタイミング信号φａｃに同期して外部アドレ
ス信号ＡＹＯ−ＡＹｉを取込みカラムデコーダＣ−０Ｃ
Ｒに伝える。カラムデコーダＣ−ＤＣＲは、そのアドレ
ス信号の解読を行うとともに、データ線選択タイミング
信号φｙに同期してデータ線の選択動作を行う。

タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡＳ、ＣＡＳと、ライトイネーブル
信号ＷＥとを受け、上記代表として示されたタイミング
信号の他各種タイミング信号を形成する。

第２図には、上記アドレスバッファＲ，Ｃ−ＡＤＢを構
成し、１つのアドレス信号に対応して設けられる単位回
路ＵＲ−ＡＤＢの回路図が示されている。

外部端子から供給されるアドレス信号Ａ＋とそのハイレ
ベル又はロウレベルを識別するために内部で形成された
基準電圧Ｖｒｅｆとは、それぞれ伝送ケートＭＯＳＦＥ
ＴＱｌ、Ｑ２を介して差動形態の増幅ＭＯ５ＦＥＴＱ３
．Ｑ４のゲートに供給される。上記伝送ゲートＭＯ３Ｆ
Ｂ’ｌ’Ｑ１．Ｃ２のゲートには、ロウアドレスストロ
ーブ信号ＲＡＳ信号のロウレベルに同期してロウレベル
にされる。このタイミング信号φａｒのロウレベルによ
り、上記伝送ゲー）ＭＯＳＦＥＴＱＩとＣ２はオフ状態
にされ、それ以前に供給されたアドレス信号Ａｉと基準
電圧Ｖ　ｒｅｆを増幅ＭＯ５ＦＥＴＱ３．Ｑ４のゲート
容量に保持させる。この保持レベルは、ＭＯ３容量によ
り形成されたブートストラップ容量Ｃ１，Ｃ２に取り込
まれ、タイミング信号ＲＡＳ１°によってハイレベルの
レヘル落ち込みに対するレヘル補償が行われる。すなわ
ち、ＭＯ３容量Ｃ１とＣ２は、ハイレベルと基準ｍ１位
Ｖｒｅｆ　ｔ、＝対してのみ容量が形成され、タイミン
グ信号ＲＡＳｌ’　により上記レベルをブーストさせる
。上記差動増幅ＭＯ５ＦＥＴＱ３．Ｑ４（７）共通化さ
レタソースには、特に制限されないが、上記ロウアドレ
スストローブ信号ＲＡＳに対して遅延された同相の内部
タイミング信号ＲＡＳＩが供給される。

この信号ＲＡＳ　１のロウレベルによって差動ＭＯＳＦ
ＥＴＱ３．Ｑ４が活性化されて上記取り込んだアドレス
信号Ａｉに従った内部相補アドレス１３号ａｉ、τｉを
形成する。

上記差動増幅ＭＯＳＦＥＴＱ３．Ｑ４のドレイン側には
、特に制限されないが、そのゲーＩ・とドレインが交差
結線されたラッチ形態のＭＯＳＦＥＴＱ８．Ｑ９及びそ
のゲートとソースが交差結線されたランチ形態のＭＯＳ
ＦＥＴＱＩ　Ｏ，Ｑｌ　ｌが設けられる。また、上記両
差動ＭＯＳＦＥＴＱ３、Ｃ４のドレイン間（ノードＮｌ
、Ｎ２）に、そのプリチャージレベルを等しくさせる短
絡ＭＯＳＦＥＴＱ５が設けられる。、：（７）ＭＯＳＦ
ＥＴＱ５のゲートには、後述するようなタイミング発生
回路によって形成され、上記信号ＲＡＳ　１に同期し、
電源電圧Ｖｃｃ以上に昇圧されたブートストラップ電圧
φｂｘが供給される。

上記ランチ形態の負荷回路と電源電圧端子Ｖｃｃとの間
には、ＲＡＳ信号と同相の内部タイミング信号ＲＡＳ　
１を受けるプリチャージＭＯ５ＦＥＴＱ１５．Ｑ１６及
び短絡ＭＯ５ＦＥＴＱＩ　４からなるプリチャージ回路
が設けられる。

上記差動ＭＯＳＦＥＴＱ３．Ｑ４のドレイン（ノードＮ
ｌ、Ｎ２）と出力端子との間には、上記タイミング信号
ＲＡＳ　１より遅れ、逆相とされたタイミング信号ＲＡ
Ｓ２’を受ける伝送ゲートＭＯＳＦＥＴＱ６．Ｑ７が設
けられる。この出力端子と電源電圧Ｖｃｃとの間には、
上記プリチャージＭＯＳＦＥＴＱ１５．Ｃ１６を介した
プリチャージ電圧がそのゲートに供給されたプリチャー
ジＭＯＳＦＥＴＱＩ　２．Ｑｌ　３が設けられる。

そして、この出力端子は、上記タイミング信号ＩマＡＳ
Ｉより遅れて発生されるタイミング信号ＲＡＳ２によっ
て活性化される出力段ＯＢの入力端子に結合される。こ
の出力段ＯＢから前記デコーダ回路へ送出される内部相
補アドレス信号ａｉ。

ａｉが出力される。

この実施例回路の動作は、次の通りである。

チップ非選択状態においで、アドレスストローブ信号Ｒ
ＡＳのハイレベルにより、これと同相のはハイレベルに
され、これらと逆相の内部信号ＲＡＳＩ”やＲＡＳ２’
　はロウレベルにされている。

また、タイミング信号φｂχは、後述するように電源電
圧Ｖｃｃ以上の昇圧された高いレベルにされている。

上記信号ＲＡＳＩのハイレベルにより、プリチャージＭ
　ＯＳ　ｉ”　Ｅ　′ｒ　Ｑ　１４〜Ｑ　１６がオン状
態にされ、ランチ形！葛の負荷ＭＯＳＦＥＴＱ８〜Ｑ１
１を通シ゛ζ差動ＭＯＳＦＥＴＱ３．Ｑ４のドレインに
プリチャージ電圧を供給する。なお、負荷Ｍ０３ＦＥＴ
０８〜Ｑｌｌのゲートには、上記ＭＯＳＦＥＴＱ１５．
Ｑ１６を通したプリチャージ電圧でオン状態にされるＭ
Ｏ５ＦＥＴＱ１２．Ｑ１３を介巳たプリチャージ電圧が
供給されることによってオン状態にされる。上記差動Ｍ
ＯＳＦＥＴＱ３．Ｑ４のドレイン電圧は、短絡Ｍ　ＯＳ
　Ｆ　Ｅ　′ｒＱ５によって互いに等しい電圧レベルに
される。

このとき、差動ＭＯＳＦＥＴＱ３．Ｑ４のゲートには、
外部端子からの゛アドレス信号Ａｉと基準電圧Ｖ　ｒｅ
ｆが供給されるものであるが、そのソース電圧がタイミ
ング信号ＲＡＳＩのハイレベルにされることによって、
実質的にオフ状態にされている。

この状態から、ロウアドレスストローブ信号ＲＡＳがロ
ウレベルにされると、後述するようなタイミング発生回
路によって、タイミング信号ψａｒがロウレベルにされ
る。これにより、ＭＯ５Ｆ′ＥＴＱＩとＱ２はオフ状態
にされ、それ以前に供給されたアドレス信号Ａｔと基準
電圧’Ｊｒｅｆが差動ＭＯ３Ｆ巳Ｔ　Ｑ　３とＱ４のゲ
ート容量等の入力容量に保持される。また、上記短絡Ｍ
ＯＳＦＥＴＱ５もこれに同期してオフ状態にされる。

この後、タイミング信号ＲＡＳ　１がロウレベルにされ
、タイミング信号ＲＡＳ　１’　はハイレベルにされる
。上記タイミング信号ＲＡＳ　１のロウレベルにより、
プリチャージＭＯＳＦＥＴＱＩ　４〜Ｑ１６はオフ状態
にされる。また、タイミング信号ＲＡＳＩＯロウレベル
により、差１Ｍ０３ＦＥＴＱ３．Ｑ４は、そのゲート電
圧であるアドレス信号Ａｔのレベルと基準電圧Ｖ　ｒｅ
ｆとの電圧差に従った電流を流すものとなる。例えば、
アドレス信号Ａ＋がハイレベルなら、ＭＯＳＦＥＴＱ３
により多くの電流が流れることによって、ノードＮｌの
レベルがノードＮ２よりも速くロウレベル側引き抜かれ
る。ノードＮ１のロウレベルへの引き抜きによって、Ｍ
ＯＳＦＥＴＱ８のゲートとソース間の電圧差が大きくさ
れる結果、そのドレイン電圧の引き抜きを速くしてラッ
チ形態の他方のＭＯＳＦＥＴＱ９を早いタイミングでオ
フ状態にさせる。なお、差動ＭＯＳＦＥＴＱ３．Ｑ４の
ゲート電圧は、タイミング信号ＲＡＳＩ’　のハイレベ
ルにより、ブートストラップがかかり上記信号ＲＡＳ　
ｌ’　のハイレベルの分だけ同様に高いレベルに昇圧さ
れる。このとき、アドレス信号Ａｉがロウレベルなら、
ＭＯ３容量ＣＩは容量が形成されないから、ロウレベル
のままにされる。

上記ラッチ形態の負イη回路によって、ノードＮ１とＮ
２の電圧差はハイレベル側の落り込みが少なくされると
ともに、ロウレベル側は１ｉｉＩ速に低下させられる。

このような、ノーＩ′ＮＸとＮ　２の電圧差は、ＭＯＳ
ＦＥＴＱＢ、Ｑ９を介して出力段ＱＢへ送出される。出
力段ＯＢは、遅れたタイミング信号ＲＡＳ２によって活
性化され、上記外部端子から供給されたアドレス信号Ａ
ｉと同様の内部アドレス信号ａｔと逆相の内部アドレス
信号ａｔを形成して、デコータ回路へ送出させる。この
とき、逆相のタイミング信号ＲＡｓ２’　によってオン
状態にされるＭＯ３ＦＥ′ＦＱ６．Ｑ７によって出力端
子とノードＮｌ、Ｎ２とが短系各される。

この実施例では、上記差動ＭＯＳＦＥＴＱ３゜Ｑ４のド
レインにおけるプリチャージレベルは、昇圧されたタイ
ミング信号φｂｘによってオン状態にされるＭＯＳＦＥ
ＴＱ５によってオン状態にされている。したがって、チ
ップ非選択期間において電源電圧Ｖｃｃが比較的高い電
圧から比較的低い電圧に低下するという電源バンプが生
じた場合でも、Ｍ　ＯＳ　Ｆ　Ｅ　′ｒ　Ｑ　ｓばその
レベル低下に無関係にオン状態を維持する。これによっ
て、差動ＭＯ５ＦＥＴＣユ３．Ｑ４のドレイン（ノード
Ｎ１とＮ２）における両プリチャージレベルにアンバラ
ンスが生じることがない。

第３図には、上記タイミング信号φｂｘを形成するタイ
ミング発生回路の一実施例の回路図か示されている。

そのゲートとドレインが結合された負荷ＭＯ８Ｆ　Ｅ　
Ｔ　Ｑ　２０と回路の接地電位点との間には、タイミン
グ信号ＲＡＳ　２とＲＡＳ’をそれぞれ受ける駆動ＭＯ
ＳＦＥＴＱ２４．Ｑ２５が設けられる。

この論理デーｌ−回路の出力信号は、Ｍ　ＯＳ　Ｆ″Ｅ
ＴＱ２３のゲートに伝えられる。このＭＯＳＦＥＴＱ２
３は、上記内部信号ＲＡＳＩをブートストラップ容量Ｃ
Ｂの一方の電極に伝える。このブートストラップ容量Ｃ
Ｂの他端には、上記内部信号ＲＡＳ２が供給される。上
記ＭＯＳＦＥＴＱ２３のゲー１−と電源電圧Ｖｃｃとの
間には、Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ２３のセルフブートス
トラップによるゲート電圧ヲレベルクランプさせるダイ
オード形態のＭＯＳＦＥＴＱ２１が設けられる。

上記ブートストラップ容量ＣＢの一方の電極と回路の接
地電位点との間には、直列形態にされたりセントＭＯＳ
ＦＥＴＱ２６．Ｑ２７が設けられる。ＭＯＳＦＥＴＱ２
６は、そのゲートに定常的に電源電圧Ｖｃｃが供給され
ることにより、そのソース電位を一定にして、タイミン
グ信号ＲＡＳ’によって実質的なリセット動作を行うＭ
ＯＳＦＥＴＱ２７に高いレベルにされたタイミング信号
φｂにが直接印加されるのを防止する。

なお、上記タイミング信号φｂｘは、特に制限されない
が、前記タイミング信号φａｒを形成する出力ＭＯＳＦ
ＥＴＱ２８の駆動電圧としても利用される。すなわち、
タイミング信号？ｄｒは、上記タイミング信号φｂｘと
タイミング信号ＲＡＳ’　を受けるプッシュプル形態の
出力ＭＯＳＦＥＴＱ２８゜Ｑ２９を介して送出される。

上記プッシュプル出力回路の出力端子と回路の接地電位
点との間には、タイミング信号ＲＡＳＩを受けるＭＯＳ
ＦＥＴＱ３０が設けられる。

この実施例回路の動作は、次の通りである。

読み出し、／仔き込み動作の終了とともに、アドレスス
トローブ信号ＲＡ　Ｓがハイレベルにされる。

このＲＡＳ信号のハイレベルによって、内部信号）＜Ａ
ｓ’　がロウレベルにされる。これによって、ＭｔＪＳ
ＦｌｌＥＴＱ２５．Ｑ２７及びＱ２９はオフ状態にされ
る。Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２５のオフ状態によっ
てＭ　ＯＳ　ｉ’　Ｅ　Ｔ　Ｑ　２３のゲートは、バー
ＣレベルにされてＭ　ＯＳ　）’　ＥＴ　Ｑ　２３がオ
ン状態にされる。

この後、タイミング信号）＜ＡＳＩがハイレベルにされ
、オン状態にされたＭＯＳＦＥＴＱ２３を介してブート
ストラップ容１ｉｃＢにプリチャージがなされる。この
とき、ＭＯ５ＦＥＴＱ２３のゲートとチャンネル間のゲ
ート容量によってセルフブートストラップがかかり、そ
のゲート電圧が昇圧されるので、上記タイミング信号Ｒ
ＡＳ　１のハイレベルはレベル損失なくブートストラッ
プ容量ＣＢへ伝えられる。

次いで、遅れてタイミング信号ＲＡＳ　２がハイレベル
にされるので、ブートストラップ容ＮＣＢの一方の電極
から得られるタイミング信号φｂｘのレベルは、そのレ
ベルの２倍の高いレベルまで昇圧される。なお、このタ
イミング信号φｂｘによってＭＯＳＦＥＴＱ２Ｂは、オ
ン状態にされ？１１源市圧Ｖｃｃのようなハイレベルの
タイミング信号φａｒを形成する。

〔効　果〕

（１）外部端子から供給された入力信号と、そのハイレ
ベルとロウレベルを識別するための基準電圧とを受け、
タイミング信号によって活性化される差動増幅ｌ路を構
成する左動ＭＯＳＦＥＴのドレインプリチャージ電圧を
、電源電圧以上の高いレベルに昇圧されたタイミング信
号によって動作させられるＭＯＳＦＥＴにより短絡する
。これにより、電源バンブが住じてもそのレベルを一定
にできるから、上記再入力電圧差に従った出力信号を形
成できる。したがって、電源バンブに対するレベルマー
ジンを確保できるという効果が得られる。

（２）差動ＭＯＳＦＥＴのドレインプリチャージ電圧を
短絡させるＭＯ３ＦＥ′ｒのゲー；・に供給されるタイ
ミング信号として、その入力信号の取り込むを行・うタ
イミング信号を形成するタイミング発生回路におけるブ
ートストラップ電圧を利用することによって、極めて簡
単な回路により電源バンブに対する動作マージンを確保
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動Ｍ　ＯＳ
　Ｆ　Ｅ　ｉ’のドレイン間を短絡するＭＯＳＦＥＴの
ゲートに供給される昇圧されたタイミング信号を形成す
る回路は、種々の実施形態を採ることができるものであ
る。また、差動ＭＯＳ　Ｆ　ＥＴのドレイン側に設けら
れる負荷回路やその出力回路は種々の実施形態を採るこ
とができるものである。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野であるダイナミック型Ｒ
ＡＭにおけるアドレスバッファに通用した場合について
説明したが、この発明はこれに限定されるものではなく
、前記のように外部端子から供給された入力信号をタイ
ミング信号に同期して取り込む回路機能を持つ各種半導
体集積回路装置に広く利用できるものである。

【図面の簡単な説明】

！＠１図は、この発明の一実施例を示すダイナミック型
ＲＡＭのブロック図、 第２図は、第１図におけるアドレスバッファの一実施例
を示す回路図、 第３図は、そのタイミング発生回路の一実施例を示す回
路図である。

Claims (1)

1. 【特許請求の範囲】 １、タイミング信号に従って動作する一対の伝送ゲート
   ＭＯＳＦＥＴを介して外部端子から供給された入力信号
   と、内部で形成した基準電圧とを受け、上記タイミング
   信号と逆相のタイミング信号が共通ソースに供給された
   差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴのドレイン
   にそれぞれ設けられ、上記タイミング信号と同相のタイ
   ミング信号に従った動作させられるプリチャージ回路と
   、上記差動ＭＯＳＦＥＴの両ドレイン間に設けられ上記
   タイミング信号に同期し、電源電圧以上に昇圧された制
   御タイミング信号が供給された短絡ＭＯＳＦＥＴとを含
   む入力バッファ回路を具備することを特徴とする半導体
   集積回路装置。 ２、上記外部端子から供給される信号はダイナミック型
   ＲＡＭにおけるアドレス信号であり、上記タイミング信
   号は、外部端子から供給されたアドレスストローブ信号
   に基づいて形成されるものであることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。