JPH04319596A - ダイナミックｒａｍの読み出し回路 - Google Patents
ダイナミックｒａｍの読み出し回路Info
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- JPH04319596A JPH04319596A JP3088196A JP8819691A JPH04319596A JP H04319596 A JPH04319596 A JP H04319596A JP 3088196 A JP3088196 A JP 3088196A JP 8819691 A JP8819691 A JP 8819691A JP H04319596 A JPH04319596 A JP H04319596A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭの
読み出し回路に係わり、特にビット線対の電位をＭＯＳ
ＦＥＴのゲート電極で受けて、その電位に応じたＭＯＳ
ＦＥＴのオン抵抗によって共通データ線にデータを転送
するというダイレクトビット線センシング方式のダイナ
ミックＲＡＭに有効な技術に関するものである。
読み出し回路に係わり、特にビット線対の電位をＭＯＳ
ＦＥＴのゲート電極で受けて、その電位に応じたＭＯＳ
ＦＥＴのオン抵抗によって共通データ線にデータを転送
するというダイレクトビット線センシング方式のダイナ
ミックＲＡＭに有効な技術に関するものである。
【０００２】
【従来の技術】従来の技術について、図１１〜図１３を
用いて説明する。
用いて説明する。
【０００３】非アドレスマルチプレックスＤＲＡＭ（参
考文献１：Ｋ．ＹＡＮＡＧＩＳＡＷＡ ｅｔ ａｌ．，
１９８９ ＥＳＳＣＩＲＣ，ＰＰ．１８４−１８７）や
、低電圧６４ＭビットＤＲＡＭ（参考文献２：Ｙ．ＮＡ
ＫＡＧＯＭＥ ｅｔａｌ．，１９９０ ＳＹＭＰＯＳＩ
ＵＭ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ（シンホ゜シ
゛ュウム オン ウ゛イエルエスアイ サーキッ
ト），ＰＰ．１７−１８）に、従来のＤＲＡＭのセンス
アンプ回路として良く使われているクロスカップル型の
フリップフロップセンスアンプ回路（図１１のＱ９，Ｑ
１０，Ｑ１１，Ｑ１２）以外に、ビット線（ＢＬ，／Ｂ
Ｌ）３と共通データ線（ＣＤ，／ＣＤ）１１を電気的に
分離するために、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート
電極でビット線の電位を受け、接地線（Ｖｓｓ）と共通
データ線（ＣＤ，／ＣＤ）とを、前記ＭＯＳＦＥＴ（Ｑ
１，Ｑ２）と、コラムデコード回路５で選択されたコラ
ム選択線（Ｙｎ）４で制御されるＭＯＳＦＥＴ（Ｑ３，
Ｑ４）のオン抵抗を介して接続し、読み出しするという
タイプのセンスアンプ回路が、追加されている。
考文献１：Ｋ．ＹＡＮＡＧＩＳＡＷＡ ｅｔ ａｌ．，
１９８９ ＥＳＳＣＩＲＣ，ＰＰ．１８４−１８７）や
、低電圧６４ＭビットＤＲＡＭ（参考文献２：Ｙ．ＮＡ
ＫＡＧＯＭＥ ｅｔａｌ．，１９９０ ＳＹＭＰＯＳＩ
ＵＭ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ（シンホ゜シ
゛ュウム オン ウ゛イエルエスアイ サーキッ
ト），ＰＰ．１７−１８）に、従来のＤＲＡＭのセンス
アンプ回路として良く使われているクロスカップル型の
フリップフロップセンスアンプ回路（図１１のＱ９，Ｑ
１０，Ｑ１１，Ｑ１２）以外に、ビット線（ＢＬ，／Ｂ
Ｌ）３と共通データ線（ＣＤ，／ＣＤ）１１を電気的に
分離するために、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート
電極でビット線の電位を受け、接地線（Ｖｓｓ）と共通
データ線（ＣＤ，／ＣＤ）とを、前記ＭＯＳＦＥＴ（Ｑ
１，Ｑ２）と、コラムデコード回路５で選択されたコラ
ム選択線（Ｙｎ）４で制御されるＭＯＳＦＥＴ（Ｑ３，
Ｑ４）のオン抵抗を介して接続し、読み出しするという
タイプのセンスアンプ回路が、追加されている。
【０００４】この技術の導入の背景は、共通データ線（
ＣＤ，／ＣＤ）の浮遊容量が、ＤＲＡＭの高集積化によ
って増加する一方、センスアンプトランジスタ（Ｑ９，
Ｑ１０，Ｑ１１，Ｑ１２）の電流駆動力は、低電圧化に
よって、小さくなっている。 このため、ビット線の増幅が十分なされる前に、ビット
線と共通データ線とをスイッチを介して接続すると、ビ
ット線のデータがつぶされてしまうという問題点がある
ため、高速化の妨げとなっている。そこで、ビット線と
共通データ線とを、電気的に分離して読み出しを行うビ
ット線ダイレクトセンシング方式の導入の必要があった
のである。
ＣＤ，／ＣＤ）の浮遊容量が、ＤＲＡＭの高集積化によ
って増加する一方、センスアンプトランジスタ（Ｑ９，
Ｑ１０，Ｑ１１，Ｑ１２）の電流駆動力は、低電圧化に
よって、小さくなっている。 このため、ビット線の増幅が十分なされる前に、ビット
線と共通データ線とをスイッチを介して接続すると、ビ
ット線のデータがつぶされてしまうという問題点がある
ため、高速化の妨げとなっている。そこで、ビット線と
共通データ線とを、電気的に分離して読み出しを行うビ
ット線ダイレクトセンシング方式の導入の必要があった
のである。
【０００５】しかしながら、前記の様にビット線と共通
データ線とを電気的に分離してしまうと、共通データ線
（ＣＤ，／ＣＤ）は、入力、出力を兼ねることができず
、共通データ線対（ＣＤ，／ＣＤ）以外に、入力データ
線対（ＣＩＤ，／ＣＩＤ）８を、設ける必要がある。さ
らに、従来の４個のＭＯＳＦＥＴ（Ｑ９，Ｑ１０，Ｑ１
１，Ｑ１２）からなるビット線リフレッシュＣＭＯＳセ
ンスアンプ回路以外に、ビットライン電位センシング用
の２個のＭＯＳＦＥＴ（Ｑ１，Ｑ２）、そして、入力デ
ータ線対（ＣＩＤ，／ＣＩＤ）８とビット線対（ＢＬ，
／ＢＬ）３を切り離す４個のＭＯＳＦＥＴ（Ｑ５，Ｑ６
，Ｑ７，Ｑ８）が余分に必要であり、チップ占有面積の
増加を誘発するという問題がある。
データ線とを電気的に分離してしまうと、共通データ線
（ＣＤ，／ＣＤ）は、入力、出力を兼ねることができず
、共通データ線対（ＣＤ，／ＣＤ）以外に、入力データ
線対（ＣＩＤ，／ＣＩＤ）８を、設ける必要がある。さ
らに、従来の４個のＭＯＳＦＥＴ（Ｑ９，Ｑ１０，Ｑ１
１，Ｑ１２）からなるビット線リフレッシュＣＭＯＳセ
ンスアンプ回路以外に、ビットライン電位センシング用
の２個のＭＯＳＦＥＴ（Ｑ１，Ｑ２）、そして、入力デ
ータ線対（ＣＩＤ，／ＣＩＤ）８とビット線対（ＢＬ，
／ＢＬ）３を切り離す４個のＭＯＳＦＥＴ（Ｑ５，Ｑ６
，Ｑ７，Ｑ８）が余分に必要であり、チップ占有面積の
増加を誘発するという問題がある。
【０００６】ビット線対（ＢＬ，／ＢＬ）には、本発明
と直接的に関係無いので、図１１の中には簡単のため示
していないが、参考文献１、２と同様のビット線のイコ
ライズ、プリチャージ回路が当然接続され、ハーフプリ
チャージを実現している。
と直接的に関係無いので、図１１の中には簡単のため示
していないが、参考文献１、２と同様のビット線のイコ
ライズ、プリチャージ回路が当然接続され、ハーフプリ
チャージを実現している。
【０００７】説明の順序が前後するが、図１２、図１３
に示す回路で、後で説明する本発明の実施例の回路でも
同様に用いる回路について説明する。
に示す回路で、後で説明する本発明の実施例の回路でも
同様に用いる回路について説明する。
【０００８】１２はセンスアンプの活性化信号によって
制御される回路（ＳＡＤ）であり、センスアンプドライ
バを制御する回路である。ＳＡＤ１２のなかには、その
他に前記センスアンプ回路の共通ソース線ＮＳ，ＰＳを
、プリチャージする回路も含む。メインアンプ回路（Ｍ
Ａ）１３は、ＤＲＡＭの動作において読み出しサイクル
時に共通データ線ＣＤ，／ＣＤ１１の信号を検知し、増
幅する回路であり、ＲＭＡはその制御線である。このメ
インアンプ回路（ＭＡ）は書き込みサイクル時には、活
性化されない。９は書き込み回路（ＷＣＫＴ）であり、
共通データ線とは別に設けられた書き込みデータ線ＣＩ
Ｄ，／ＣＩＤ８にその出力が接続されている。書き込み
のタイミング信号１０（ＷＧ）は、外部信号／ＷＥ（書
き込みイネーブル信号）とコラムの制御線によって作ら
れる。７はシェアドセンスアンプ回路の切り離しスイッ
チ制御線ＴＧｎである。
制御される回路（ＳＡＤ）であり、センスアンプドライ
バを制御する回路である。ＳＡＤ１２のなかには、その
他に前記センスアンプ回路の共通ソース線ＮＳ，ＰＳを
、プリチャージする回路も含む。メインアンプ回路（Ｍ
Ａ）１３は、ＤＲＡＭの動作において読み出しサイクル
時に共通データ線ＣＤ，／ＣＤ１１の信号を検知し、増
幅する回路であり、ＲＭＡはその制御線である。このメ
インアンプ回路（ＭＡ）は書き込みサイクル時には、活
性化されない。９は書き込み回路（ＷＣＫＴ）であり、
共通データ線とは別に設けられた書き込みデータ線ＣＩ
Ｄ，／ＣＩＤ８にその出力が接続されている。書き込み
のタイミング信号１０（ＷＧ）は、外部信号／ＷＥ（書
き込みイネーブル信号）とコラムの制御線によって作ら
れる。７はシェアドセンスアンプ回路の切り離しスイッ
チ制御線ＴＧｎである。
【０００９】
【発明が解決しようとする課題】しかしながら、前記の
様にビット線対（ＢＬ，／ＢＬ）３と共通データ線対（
ＣＤ，／ＣＤ）１１とを電気的に分離してしまうと、前
記共通データ線は、入力、出力を兼ねることができず、
共通データ線対１１以外に、入力共通データ線対（ＣＩ
Ｄ，／ＣＩＤ）８を、設ける必要がある。さらに、従来
の４個のＭＯＳＦＥＴ（Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２
）からなるビット線リフレッシュＣＭＯＳセンスアンプ
回路以外に、ビット線電位センシング用の２個のＭＯＳ
ＦＥＴ（Ｑ１，Ｑ２）、そして、入力データ線対８とビ
ット線対３を切り離す４個のＭＯＳＦＥＴ（Ｑ５，Ｑ６
，Ｑ７，Ｑ８）が余分に必要であり、チップ占有面積の
増加を誘発するという問題がある。
様にビット線対（ＢＬ，／ＢＬ）３と共通データ線対（
ＣＤ，／ＣＤ）１１とを電気的に分離してしまうと、前
記共通データ線は、入力、出力を兼ねることができず、
共通データ線対１１以外に、入力共通データ線対（ＣＩ
Ｄ，／ＣＩＤ）８を、設ける必要がある。さらに、従来
の４個のＭＯＳＦＥＴ（Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２
）からなるビット線リフレッシュＣＭＯＳセンスアンプ
回路以外に、ビット線電位センシング用の２個のＭＯＳ
ＦＥＴ（Ｑ１，Ｑ２）、そして、入力データ線対８とビ
ット線対３を切り離す４個のＭＯＳＦＥＴ（Ｑ５，Ｑ６
，Ｑ７，Ｑ８）が余分に必要であり、チップ占有面積の
増加を誘発するという問題がある。
【００１０】本発明は、上述の問題点に鑑みて試された
もので、大規模容量化と高速化を図りつつ、その動作の
安定化を図ったダイナミックＲＡＭの読み出し回路を提
供することを目的とする。
もので、大規模容量化と高速化を図りつつ、その動作の
安定化を図ったダイナミックＲＡＭの読み出し回路を提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のダイナミックＲ
ＡＭの読み出し回路は、上述の課題を解決するため、複
数のビット線対の各々に接続されたセンスアンプ回路に
おいて、第１のセンスアンプ回路部を構成するトランジ
スタ対の各々を、直列接続されたトランジスタで構成し
、その直列接続されたトランジスタのうち、共通ソース
線と接続された側の第１のトランジスタのゲート電極を
一方の前記ビット線と接続し、前記ビット線とは電気的
に相補関係にある他方のビット線と接続された側の第２
のトランジスタのゲート電極を第１の制御線と接続し、
前記直列トランジスタの接続ノードと共通データ線対の
一方を、第２の制御線で制御される第３のトランジスタ
を介して接続したことを特徴とする。
ＡＭの読み出し回路は、上述の課題を解決するため、複
数のビット線対の各々に接続されたセンスアンプ回路に
おいて、第１のセンスアンプ回路部を構成するトランジ
スタ対の各々を、直列接続されたトランジスタで構成し
、その直列接続されたトランジスタのうち、共通ソース
線と接続された側の第１のトランジスタのゲート電極を
一方の前記ビット線と接続し、前記ビット線とは電気的
に相補関係にある他方のビット線と接続された側の第２
のトランジスタのゲート電極を第１の制御線と接続し、
前記直列トランジスタの接続ノードと共通データ線対の
一方を、第２の制御線で制御される第３のトランジスタ
を介して接続したことを特徴とする。
【００１２】
【作用】本発明は、上述の構成によって、従来４個のＭ
ＯＳＦＥＴ（Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２）からなる
ビット線リフレッシュＣＭＯＳセンスアンプ回路のうち
ＮＭＯＳのセンスアンプ（Ｑ１１，Ｑ１２）に直列に２
個のＭＯＳＦＥＴ（Ｑ１３，Ｑ１４）を加えることで、
従来必要であった入力共通データ線対（ＣＩＤ，／ＣＩ
Ｄ）と、ビットライン電位センシング用の２個のＭＯＳ
ＦＥＴ（Ｑ１，Ｑ２）、そして、前記入力共通データ線
対と前記ビット線対を切り離す４個のＭＯＳＦＥＴ（Ｑ
５，Ｑ６，Ｑ７，Ｑ８）が必要無くなり、チップ占有面
積の増加を誘発するという問題が解決できる。
ＯＳＦＥＴ（Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２）からなる
ビット線リフレッシュＣＭＯＳセンスアンプ回路のうち
ＮＭＯＳのセンスアンプ（Ｑ１１，Ｑ１２）に直列に２
個のＭＯＳＦＥＴ（Ｑ１３，Ｑ１４）を加えることで、
従来必要であった入力共通データ線対（ＣＩＤ，／ＣＩ
Ｄ）と、ビットライン電位センシング用の２個のＭＯＳ
ＦＥＴ（Ｑ１，Ｑ２）、そして、前記入力共通データ線
対と前記ビット線対を切り離す４個のＭＯＳＦＥＴ（Ｑ
５，Ｑ６，Ｑ７，Ｑ８）が必要無くなり、チップ占有面
積の増加を誘発するという問題が解決できる。
【００１３】
【実施例】（実施例１）以下本発明の第１のダイナミッ
クＲＡＭの読み出し回路の実施例について、図面を参照
しながら説明する。図１は本発明の第１の実施例におけ
る読み出し回路のうち、特にセンスアンプ回路の回路図
を示すものである。
クＲＡＭの読み出し回路の実施例について、図面を参照
しながら説明する。図１は本発明の第１の実施例におけ
る読み出し回路のうち、特にセンスアンプ回路の回路図
を示すものである。
【００１４】図１において、ＢＬ，／ＢＬ３はビット線
、ＰＳは第２のセンスアンプ回路部となるＰ型のセンス
アンプ回路（Ｑ９，Ｑ１０）の共通ソース線、ＳＥＧ１
５は第１のセンスアンプ回路部となるＮ型のセンスアン
プ回路（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４）の出力をビ
ット線３に接続するためのスイッチ（Ｑ１３，Ｑ１４）
の第１の制御線、Ｙｎ４は第２の制御線となるコラムの
選択線、ＣＤ，／ＣＤ１１はビット線３の電位差を読み
出すための共通データ線である。
、ＰＳは第２のセンスアンプ回路部となるＰ型のセンス
アンプ回路（Ｑ９，Ｑ１０）の共通ソース線、ＳＥＧ１
５は第１のセンスアンプ回路部となるＮ型のセンスアン
プ回路（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４）の出力をビ
ット線３に接続するためのスイッチ（Ｑ１３，Ｑ１４）
の第１の制御線、Ｙｎ４は第２の制御線となるコラムの
選択線、ＣＤ，／ＣＤ１１はビット線３の電位差を読み
出すための共通データ線である。
【００１５】図２はＤＲＡＭにおける図１に示したセン
スアンプ回路の位置付けを示した図であるが、図１２に
示した従来の技術と同一の機能を有するものには、同一
番号を付けて説明は省略する。異なる点は、従来の技術
では必要であった入力データ線対ＣＩＤ，／ＣＩＤ８が
、本発明では不必要としたことである。
スアンプ回路の位置付けを示した図であるが、図１２に
示した従来の技術と同一の機能を有するものには、同一
番号を付けて説明は省略する。異なる点は、従来の技術
では必要であった入力データ線対ＣＩＤ，／ＣＩＤ８が
、本発明では不必要としたことである。
【００１６】以上のように構成されたセンスアンプ回路
について、以下図３を用いてその動作を説明する。
について、以下図３を用いてその動作を説明する。
【００１７】まず図３において、／ＲＡＳはローアドレ
ス取り込み信号、／ＣＡＳはコラムアドレス取り込み信
号、／ＷＥは書き込み制御信号、ＷＬ２はメモリーセル
を読み出すためのローアドレス選択線、ＲＭＡは前記共
通データ線の電位差を検知、増幅するメインアンプ回路
の制御線、ＴＧｎ７はシェアドセンスアンプ回路の切り
離しスイッチ制御線であって、以下の動作をする。
ス取り込み信号、／ＣＡＳはコラムアドレス取り込み信
号、／ＷＥは書き込み制御信号、ＷＬ２はメモリーセル
を読み出すためのローアドレス選択線、ＲＭＡは前記共
通データ線の電位差を検知、増幅するメインアンプ回路
の制御線、ＴＧｎ７はシェアドセンスアンプ回路の切り
離しスイッチ制御線であって、以下の動作をする。
【００１８】／ＲＡＳがローになりＷＬ２がハイになる
と、ビット線ＢＬ，／ＢＬ３にメモリーセル１からの情
報に応じて電位差が生じる。その時、Ｎ型のセンスアン
プ回路（Ｑ１１，Ｑ１２）は前記電位差を検知し、コラ
ムの選択線Ｙｎ４がハイになっていれば、その時、共通
データ線ＣＤ，／ＣＤ１１に電位差を伝達され、さらに
メインアンプ１３で検知、増幅される。その後、ＳＥＧ
１５をハイにし、さらに、前記Ｐ型のセンスアンプ回路
の共通ソース線ＰＳを、ハイにすれば、ビット線３のリ
フレッシュが開始される。
と、ビット線ＢＬ，／ＢＬ３にメモリーセル１からの情
報に応じて電位差が生じる。その時、Ｎ型のセンスアン
プ回路（Ｑ１１，Ｑ１２）は前記電位差を検知し、コラ
ムの選択線Ｙｎ４がハイになっていれば、その時、共通
データ線ＣＤ，／ＣＤ１１に電位差を伝達され、さらに
メインアンプ１３で検知、増幅される。その後、ＳＥＧ
１５をハイにし、さらに、前記Ｐ型のセンスアンプ回路
の共通ソース線ＰＳを、ハイにすれば、ビット線３のリ
フレッシュが開始される。
【００１９】以上のように本実施例によれば、ＣＭＯＳ
のリフレッシュアンプにトランジスタＱ１３，Ｑ１４を
設けるだけで、図１１に示す従来の技術の様に回路数、
配線数を増やさずにダイレクトビット線センシングが可
能になり、チップにおける占有面積をほとんど増加させ
ずに高速読み出しが可能になる。
のリフレッシュアンプにトランジスタＱ１３，Ｑ１４を
設けるだけで、図１１に示す従来の技術の様に回路数、
配線数を増やさずにダイレクトビット線センシングが可
能になり、チップにおける占有面積をほとんど増加させ
ずに高速読み出しが可能になる。
【００２０】なお、本実施例では、第１のセンスアンプ
回路部の共通ソース線を接地した場合を示したが、ビッ
ト線のプリチャージ電位より低い電源線に直接、接続す
れば良く、また第１のセンスアンプ回路部をＰ型のセン
スアンプ回路で構成した場合は、高い電源線に直接、接
続すれば良い。
回路部の共通ソース線を接地した場合を示したが、ビッ
ト線のプリチャージ電位より低い電源線に直接、接続す
れば良く、また第１のセンスアンプ回路部をＰ型のセン
スアンプ回路で構成した場合は、高い電源線に直接、接
続すれば良い。
【００２１】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００２２】図４，図５はそれぞれ、本発明の第２の実
施例を示すセンスアンプ回路の回路図と動作波形図であ
る。第１の実施例と異なる点のみ以下に説明する。
施例を示すセンスアンプ回路の回路図と動作波形図であ
る。第１の実施例と異なる点のみ以下に説明する。
【００２３】第１のセンスアンプ回路部であるＮ型のセ
ンスアンプ回路（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４）の
共通ソース線ＮＳの電位を直接、接地線に接続せずに、
まず、ＷＬ２がハイになる前にＳＦＧをローにしてＱ１
６をオンにし、ＮＳを前記トランジスタＱ１１，Ｑ１２
が弱くオンになる程度の電位にし、その電位で、ダイレ
クトビット線センシングを行い、その後、ＳＥＧをハイ
にしてＱ１５をオンにし、ＮＳを接地電位にすることで
ビット線のリフレッシュを行う。
ンスアンプ回路（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４）の
共通ソース線ＮＳの電位を直接、接地線に接続せずに、
まず、ＷＬ２がハイになる前にＳＦＧをローにしてＱ１
６をオンにし、ＮＳを前記トランジスタＱ１１，Ｑ１２
が弱くオンになる程度の電位にし、その電位で、ダイレ
クトビット線センシングを行い、その後、ＳＥＧをハイ
にしてＱ１５をオンにし、ＮＳを接地電位にすることで
ビット線のリフレッシュを行う。
【００２４】以上のように本実施例によれば、前記トラ
ンジスタＱ１１，Ｑ１２はしきい値電圧付近で動作し、
前記ビット線のうち、高い電位のビット線にゲートが接
続された側のトランジスタは、強くオンするが、低い電
位のビット線にゲートが接続された側のトランジスタは
、強くオンしないので、必要以上に前記共通データ線Ｃ
Ｄ，／ＣＤが放電されることがなく、容量のアンバラン
スの影響を過度に受けることを避けることができ、又貫
通電流も少なく抑えることができ、低消費電力化が可能
である。
ンジスタＱ１１，Ｑ１２はしきい値電圧付近で動作し、
前記ビット線のうち、高い電位のビット線にゲートが接
続された側のトランジスタは、強くオンするが、低い電
位のビット線にゲートが接続された側のトランジスタは
、強くオンしないので、必要以上に前記共通データ線Ｃ
Ｄ，／ＣＤが放電されることがなく、容量のアンバラン
スの影響を過度に受けることを避けることができ、又貫
通電流も少なく抑えることができ、低消費電力化が可能
である。
【００２５】なお、本実施例では、第１のセンスアンプ
回路部の共通ソース線に供給されている電位は、ビット
線に電位差が生じる前に負の方向に第１の変化をし、そ
の後前記第１の変化と同じ方向に更に第２の変化をする
場合を示したが、第１のセンスアンプ回路部をＰ型のセ
ンスアンプ回路で構成した場合は、ビット線に電位差が
生じる前に正の方向に第１の変化をし、その後前記第１
の変化と同じ方向に更に第２の変化をすれば良い。
回路部の共通ソース線に供給されている電位は、ビット
線に電位差が生じる前に負の方向に第１の変化をし、そ
の後前記第１の変化と同じ方向に更に第２の変化をする
場合を示したが、第１のセンスアンプ回路部をＰ型のセ
ンスアンプ回路で構成した場合は、ビット線に電位差が
生じる前に正の方向に第１の変化をし、その後前記第１
の変化と同じ方向に更に第２の変化をすれば良い。
【００２６】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００２７】図６，図７，図８はそれぞれ、本発明の第
３の実施例を示すセンスアンプ回路の回路図と動作波形
図である。第１、第２の実施例と異なる点のみ以下に説
明する。
３の実施例を示すセンスアンプ回路の回路図と動作波形
図である。第１、第２の実施例と異なる点のみ以下に説
明する。
【００２８】第２のセンスアンプ回路部であるＰ型のセ
ンスアンプ回路（Ｑ９，Ｑ１０）のゲート電極がそれぞ
れ、第１のセンスアンプ回路部であるＮ型のセンスアン
プ回路（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４）のＱ１２と
Ｑ１４の接続ノード、Ｑ１３とＱ１１の接続ノードに接
続されている。共通ソース線ＰＳの電位は、図８に示す
ように、ビット線に電位差が生じ、前記Ｑ１１，Ｑ１２
のドレイン電極間に電位差が生じた後（ｔ＝ｔ０）、Ｓ
ＥＧＰ１によって約２／３Ｖｃｃまで上昇させ、ダイレ
クトビット線センシングを、サポートし、その後第１の
制御線ＳＥＧ１５の変化（ｔ＝ｔ１）と同時にＳＥＧＰ
２によってＶｃｃまで上昇させて前記ビット線をリフレ
ッシュする。
ンスアンプ回路（Ｑ９，Ｑ１０）のゲート電極がそれぞ
れ、第１のセンスアンプ回路部であるＮ型のセンスアン
プ回路（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４）のＱ１２と
Ｑ１４の接続ノード、Ｑ１３とＱ１１の接続ノードに接
続されている。共通ソース線ＰＳの電位は、図８に示す
ように、ビット線に電位差が生じ、前記Ｑ１１，Ｑ１２
のドレイン電極間に電位差が生じた後（ｔ＝ｔ０）、Ｓ
ＥＧＰ１によって約２／３Ｖｃｃまで上昇させ、ダイレ
クトビット線センシングを、サポートし、その後第１の
制御線ＳＥＧ１５の変化（ｔ＝ｔ１）と同時にＳＥＧＰ
２によってＶｃｃまで上昇させて前記ビット線をリフレ
ッシュする。
【００２９】以上のように本実施例によれば、前記トラ
ンジスタＱ９，Ｑ１０のゲート電極はそれぞれ、ビット
線ＢＬ，／ＢＬではなく容量の小さい前記トランジスタ
Ｑ１１，Ｑ１２のドレイン電極に接続されているので、
急速にローレベルになることができ、図８に示すように
、前記Ｐ型のセンスアンプ回路（Ｑ９，Ｑ１０）によっ
てハイ側のビット線の電位を前記共通ソース線ＰＳの電
位まで上昇させることができる。このことで前記Ｎ型の
センスアンプ回路（Ｑ１１，Ｑ１２）のゲート電位が高
くなり、高速に共通データ線ＣＤ，／ＣＤ１１に読み出
すことができる。
ンジスタＱ９，Ｑ１０のゲート電極はそれぞれ、ビット
線ＢＬ，／ＢＬではなく容量の小さい前記トランジスタ
Ｑ１１，Ｑ１２のドレイン電極に接続されているので、
急速にローレベルになることができ、図８に示すように
、前記Ｐ型のセンスアンプ回路（Ｑ９，Ｑ１０）によっ
てハイ側のビット線の電位を前記共通ソース線ＰＳの電
位まで上昇させることができる。このことで前記Ｎ型の
センスアンプ回路（Ｑ１１，Ｑ１２）のゲート電位が高
くなり、高速に共通データ線ＣＤ，／ＣＤ１１に読み出
すことができる。
【００３０】（実施例４）以下本発明の第４の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００３１】図９，図１０はそれぞれ、本発明の第４の
実施例を示すセンスアンプ回路の回路図と動作波形図で
ある。第１、第２、第３の実施例と異なる点のみ以下に
説明する。
実施例を示すセンスアンプ回路の回路図と動作波形図で
ある。第１、第２、第３の実施例と異なる点のみ以下に
説明する。
【００３２】前記共通ソース線ＰＳの電位は、図９、図
１０に示すように、ビット線に電位差が生じ、前記Ｑ１
１，Ｑ１２のドレイン電極間に電位差が生じた後（ｔ＝
ｔ０）、コラムの選択線Ｙｎ４によって、約Ｙｎ４のハ
イの電位ＶｙｎよりトランジスタＱ１８のしきい値Ｖｔ
ｎ分低い電位に上昇させ、ダイレクトビット線センシン
グを、サポートし、その後（ｔ＝ｔ１）でＶｃｃまで上
昇させて前記ビット線をリフレッシュする。
１０に示すように、ビット線に電位差が生じ、前記Ｑ１
１，Ｑ１２のドレイン電極間に電位差が生じた後（ｔ＝
ｔ０）、コラムの選択線Ｙｎ４によって、約Ｙｎ４のハ
イの電位ＶｙｎよりトランジスタＱ１８のしきい値Ｖｔ
ｎ分低い電位に上昇させ、ダイレクトビット線センシン
グを、サポートし、その後（ｔ＝ｔ１）でＶｃｃまで上
昇させて前記ビット線をリフレッシュする。
【００３３】以上のように本実施例によれば、前記第３
の実施例と同じ効果が得られる。また実施例３に比べ、
Ｑ１３，Ｑ１４を不要とし、それらのゲート電極を制御
する制御信号のタイミングが一意的に決まり、タイミン
グマージンが不要となる。
の実施例と同じ効果が得られる。また実施例３に比べ、
Ｑ１３，Ｑ１４を不要とし、それらのゲート電極を制御
する制御信号のタイミングが一意的に決まり、タイミン
グマージンが不要となる。
【００３４】なお、第１、第２、第３、第４の実施例に
おける、Ｐ型ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴへ、又逆
に、Ｎ型ＭＯＳＦＥＴをＰ型ＭＯＳＦＥＴへ置き換えて
もよい。又ＭＯＳＦＥＴをバイポーラトランジスタ等の
他のトランジスタに置き換えてもよい。
おける、Ｐ型ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴへ、又逆
に、Ｎ型ＭＯＳＦＥＴをＰ型ＭＯＳＦＥＴへ置き換えて
もよい。又ＭＯＳＦＥＴをバイポーラトランジスタ等の
他のトランジスタに置き換えてもよい。
【００３５】
【発明の効果】以上のように本発明によれば、複数のビ
ット線対の各々に接続されたセンスアンプ回路において
、第１のセンスアンプ回路部を構成するトランジスタ対
の各々を、直列接続されたトランジスタで構成し、その
直列接続されたトランジスタのうち、共通ソース線と接
続された側の第１のトランジスタのゲート電極を一方の
前記ビット線と接続し、前記ビット線とは電気的に相補
関係にある他方のビット線と接続された側の第２のトラ
ンジスタのゲート電極を第１の制御線と接続し、前記直
列トランジスターの接続ノードと共通データ線対の一方
を、第２の制御線で制御される第３のトランジスタを介
して接続した構成によって、従来４個のＭＯＳＦＥＴ（
Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２）からなるビット線リフ
レッシュＣＭＯＳセンスアンプ回路のうちＮＭＯＳのセ
ンスアンプ（Ｑ１１，Ｑ１２）に直列に２個のＭＯＳＦ
ＥＴ（Ｑ１３，Ｑ１４）を加えることで、従来必要であ
った入力共通データ線対（ＣＩＤ，／ＣＩＤ）と、ビッ
トライン電位センシング用の２個のＭＯＳＦＥＴ（Ｑ１
，Ｑ２）、そして、前記入力共通データ線対と前記ビッ
ト線対を切り離す４個のＭＯＳＦＥＴ（Ｑ５，Ｑ６，Ｑ
７，Ｑ８）が必要無くなり、チップ占有面積の増加を誘
発するという問題が解決でき、高密度、高速ＤＲＡＭの
読み出し回路において、その実用的効果は大きい。
ット線対の各々に接続されたセンスアンプ回路において
、第１のセンスアンプ回路部を構成するトランジスタ対
の各々を、直列接続されたトランジスタで構成し、その
直列接続されたトランジスタのうち、共通ソース線と接
続された側の第１のトランジスタのゲート電極を一方の
前記ビット線と接続し、前記ビット線とは電気的に相補
関係にある他方のビット線と接続された側の第２のトラ
ンジスタのゲート電極を第１の制御線と接続し、前記直
列トランジスターの接続ノードと共通データ線対の一方
を、第２の制御線で制御される第３のトランジスタを介
して接続した構成によって、従来４個のＭＯＳＦＥＴ（
Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２）からなるビット線リフ
レッシュＣＭＯＳセンスアンプ回路のうちＮＭＯＳのセ
ンスアンプ（Ｑ１１，Ｑ１２）に直列に２個のＭＯＳＦ
ＥＴ（Ｑ１３，Ｑ１４）を加えることで、従来必要であ
った入力共通データ線対（ＣＩＤ，／ＣＩＤ）と、ビッ
トライン電位センシング用の２個のＭＯＳＦＥＴ（Ｑ１
，Ｑ２）、そして、前記入力共通データ線対と前記ビッ
ト線対を切り離す４個のＭＯＳＦＥＴ（Ｑ５，Ｑ６，Ｑ
７，Ｑ８）が必要無くなり、チップ占有面積の増加を誘
発するという問題が解決でき、高密度、高速ＤＲＡＭの
読み出し回路において、その実用的効果は大きい。
【図１】本発明の第１の実施例における読み出し回路の
回路図である。
回路図である。
【図２】同実施例における読み出し回路の全体回路図で
ある。
ある。
【図３】同実施例における読み出し回路の動作波形図で
ある。
ある。
【図４】本発明の第２の実施例における読み出し回路の
回路図である。
回路図である。
【図５】同実施例における読み出し回路の動作波形図で
ある。
ある。
【図６】本発明の第３の実施例における読み出し回路の
回路図である。
回路図である。
【図７】同実施例における読み出し回路の回路図である
。
。
【図８】同実施例における読み出し回路の動作波形図で
ある。
ある。
【図９】本発明の第４の実施例における読み出し回路の
回路図である。
回路図である。
【図１０】同実施例における読み出し回路の動作波形図
である。
である。
【図１１】従来例における読み出し回路の回路図である
。
。
【図１２】従来例における読み出し回路の全体回路図で
ある。
ある。
【図１３】従来例における読み出し回路の動作波形図で
ある。
ある。
３ ビット線
４ コラムの選択線
６ センスアンプ回路
１１ 共通データ線対
Claims (8)
- 【請求項１】複数のビット線対の各々に接続されたセン
スアンプ回路において、第１のセンスアンプ回路部を構
成するトランジスタ対の各々を、直列接続されたトラン
ジスタで構成し、その直列接続されたトランジスタのう
ち、共通ソース線と接続された側の第１のトランジスタ
のゲート電極を一方の前記ビット線と接続し、前記ビッ
ト線とは電気的に相補関係にある他方のビット線と接続
された側の第２のトランジスタのゲート電極を第１の制
御線と接続し、前記直列トランジスタの接続ノードと共
通データ線対の一方を、第２の制御線で制御される第３
のトランジスタを介して接続したことを特徴とするダイ
ナミックＲＡＭの読み出し回路。 - 【請求項２】請求項１記載の直列トランジスタの接続ノ
ードに、第２のセンスアンプ回路を構成するトランジス
タ対のゲート電極を接続したことを特徴とするダイナミ
ックＲＡＭの読み出し回路。 - 【請求項３】請求項１記載の第２の制御線は、コラムの
選択情報によって制御されていることを特徴とするダイ
ナミックＲＡＭの読み出し回路。 - 【請求項４】請求項１記載の第１の制御線は、フリップ
フロップ型のセンスアンプ回路の制御情報によって制御
されていることを特徴とするダイナミックＲＡＭの読み
出し回路。 - 【請求項５】請求項１記載の第１のセンスアンプ回路部
の共通ソース線が、ビット線のプリチャージ電位より低
い、あるいは高い電源線に直接、接続されていることを
特徴とするダイナミックＲＡＭの読み出し回路。 - 【請求項６】請求項１記載の第１のセンスアンプ回路部
の共通ソース線に供給されている電位は、ビット線に電
位差が生じる前に第１の変化をし、その後前記第１の変
化と同じ方向に更に第２の変化をすることを特徴とする
ダイナミックＲＡＭの読み出し回路。 - 【請求項７】請求項２記載の第２のセンスアンプ回路部
の共通ソース線に供給されている電位は、第１の制御線
の変化する前に第１の変化をし、その後前記第１の変化
と同じ方向に更に第２の変化をすることを特徴とするダ
イナミックＲＡＭの読み出し回路。 - 【請求項８】請求項２記載の第２のセンスアンプ回路部
の共通ソース線に供給されている電位は、一時的にコラ
ムの選択線によって供給されることを特徴とするダイナ
ミックＲＡＭの読み出し回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088196A JP2792258B2 (ja) | 1991-04-19 | 1991-04-19 | ダイナミックｒａｍの読み出し回路 |
| KR1019920006527A KR950014248B1 (ko) | 1991-04-19 | 1992-04-18 | 다이나믹 ram의 판독/기록회로 |
| US07/871,185 US5295103A (en) | 1991-04-19 | 1992-04-20 | Read/write circuit including sense amplifiers for use in a dynamic RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088196A JP2792258B2 (ja) | 1991-04-19 | 1991-04-19 | ダイナミックｒａｍの読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04319596A true JPH04319596A (ja) | 1992-11-10 |
| JP2792258B2 JP2792258B2 (ja) | 1998-09-03 |
Family
ID=13936148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3088196A Expired - Fee Related JP2792258B2 (ja) | 1991-04-19 | 1991-04-19 | ダイナミックｒａｍの読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792258B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620465A (ja) * | 1991-09-02 | 1994-01-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0845274A (ja) * | 1994-05-23 | 1996-02-16 | Hyundai Electron Ind Co Ltd | ビットラインセンス増幅器 |
| US6333884B1 (en) | 1998-07-22 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device permitting improved integration density and reduced accessing time |
| US7006391B2 (en) | 1998-12-24 | 2006-02-28 | Renesas Technology Corp. | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area |
| JP2007323712A (ja) * | 2006-05-31 | 2007-12-13 | Sharp Corp | センスアンプ、半導体記憶装置、および、電子機器 |
| JP2008171476A (ja) * | 2007-01-09 | 2008-07-24 | Hitachi Ltd | 半導体記憶装置、及びそのセンスアンプ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264692A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体メモリ回路 |
| JPH0395794A (ja) * | 1989-09-06 | 1991-04-22 | Sharp Corp | 差動増幅器 |
-
1991
- 1991-04-19 JP JP3088196A patent/JP2792258B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264692A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体メモリ回路 |
| JPH0395794A (ja) * | 1989-09-06 | 1991-04-22 | Sharp Corp | 差動増幅器 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620465A (ja) * | 1991-09-02 | 1994-01-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0845274A (ja) * | 1994-05-23 | 1996-02-16 | Hyundai Electron Ind Co Ltd | ビットラインセンス増幅器 |
| US6333884B1 (en) | 1998-07-22 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device permitting improved integration density and reduced accessing time |
| US6480437B2 (en) | 1998-07-22 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device permitting improved integration density and reduced accessing time |
| US7006391B2 (en) | 1998-12-24 | 2006-02-28 | Renesas Technology Corp. | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area |
| JP2007323712A (ja) * | 2006-05-31 | 2007-12-13 | Sharp Corp | センスアンプ、半導体記憶装置、および、電子機器 |
| JP2008171476A (ja) * | 2007-01-09 | 2008-07-24 | Hitachi Ltd | 半導体記憶装置、及びそのセンスアンプ回路 |
| US7876627B2 (en) | 2007-01-09 | 2011-01-25 | Hitachi, Ltd. | Semiconductor memory device having a sense amplifier circuit with decreased offset |
| US7995405B2 (en) | 2007-01-09 | 2011-08-09 | Hitachi, Ltd. | Semiconductor memory device having a sense amplifier circuit with decreased offset |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792258B2 (ja) | 1998-09-03 |
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|---|---|---|---|
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